arch/arm/mach-omap2/irq.c

   1 /*
   2  * linux/arch/arm/mach-omap2/irq.c
   3  *
   4  * Interrupt handler for OMAP2 boards.
   5  *
   6  * Copyright (C) 2005 Nokia Corporation
   7  * Author: Paul Mundt <paul.mundt@nokia.com>
   8  *
   9  * This file is subject to the terms and conditions of the GNU General Public
  10  * License. See the file "COPYING" in the main directory of this archive
  11  * for more details.
  12  */
  13 #include <linux/kernel.h>
  14 #include <linux/init.h>
  15 #include <linux/interrupt.h>
  16 #include <asm/hardware.h>
  17 #include <asm/mach/irq.h>
  18 #include <linux/irq.h>
  19 #include <linux/io.h>
  20
  21 /* selected INTC register offsets */
  22
  23 #define INTC_REVISION           0x0000
  24 #define INTC_SYSCONFIG          0x0010
  25 #define INTC_SYSSTATUS          0x0014
  26 #define INTC_CONTROL            0x0048
  27 #define INTC_MIR_CLEAR0         0x0088
  28 #define INTC_MIR_SET0           0x008c
  29 #define INTC_PENDING_IRQ0       0x0098
  30
  31 /*
  32  * OMAP2 has a number of different interrupt controllers, each interrupt
  33  * controller is identified as its own "bank". Register definitions are
  34  * fairly consistent for each bank, but not all registers are implemented
  35  * for each bank.. when in doubt, consult the TRM.
  36  */
  37 static struct omap_irq_bank {
  38         unsigned long base_reg;
  39         unsigned int nr_irqs;
  40 } __attribute__ ((aligned(4))) irq_banks[] = {
  41         {
  42                 /* MPU INTC */
  43                 .base_reg       = 0,
  44                 .nr_irqs        = 96,
  45         },
  46 };
  47
  48 /* INTC bank register get/set */
  49
  50 static void intc_bank_write_reg(u32 val, struct omap_irq_bank *bank, u16 reg)
  51 {
  52         pr_debug("intc_write_reg: writing 0x%0x to 0x%0x\n", val,
  53                  (__force u32)(bank->base_reg + reg));
  54
  55         omap_writel(val, bank->base_reg + reg);
  56 }
  57
  58 static u32 intc_bank_read_reg(struct omap_irq_bank *bank, u16 reg)
  59 {
  60         return omap_readl(bank->base_reg + reg);
  61 }
  62
  63 /* XXX: FIQ and additional INTC support (only MPU at the moment) */
  64 static void omap_ack_irq(unsigned int irq)
  65 {
  66         intc_bank_write_reg(0x1, &irq_banks[0], INTC_CONTROL);
  67 }
  68
  69 static void omap_mask_irq(unsigned int irq)
  70 {
  71         int offset = (irq >> 5) << 5;
  72
  73         if (irq >= 64)
  74                 irq %= 64;
  75         else if (irq >= 32)
  76                 irq %= 32;
  77
  78         intc_bank_write_reg(1 << irq, &irq_banks[0], INTC_MIR_SET0 + offset);
  79 }
  80
  81 static void omap_unmask_irq(unsigned int irq)
  82 {
  83         int offset = (irq >> 5) << 5;
  84
  85         if (irq >= 64)
  86                 irq %= 64;
  87         else if (irq >= 32)
  88                 irq %= 32;
  89
  90         intc_bank_write_reg(1 << irq, &irq_banks[0], INTC_MIR_CLEAR0 + offset);
  91 }
  92
  93 static void omap_mask_ack_irq(unsigned int irq)
  94 {
  95         omap_mask_irq(irq);
  96         omap_ack_irq(irq);
  97 }
  98
  99 static struct irq_chip omap_irq_chip = {
 100         .name   = "INTC",
 101         .ack    = omap_mask_ack_irq,
 102         .mask   = omap_mask_irq,
 103         .unmask = omap_unmask_irq,
 104 };
 105
 106 static void __init omap_irq_bank_init_one(struct omap_irq_bank *bank)
 107 {
 108         unsigned long tmp;
 109
 110         tmp = intc_bank_read_reg(bank, INTC_REVISION) & 0xff;
 111         printk(KERN_INFO "IRQ: Found an INTC at 0x%08lx "
 112                          "(revision %ld.%ld) with %d interrupts\n",
 113                          bank->base_reg, tmp >> 4, tmp & 0xf, bank->nr_irqs);
 114
 115         tmp = intc_bank_read_reg(bank, INTC_SYSCONFIG);
 116         tmp |= 1 << 1;  /* soft reset */
 117         intc_bank_write_reg(tmp, bank, INTC_SYSCONFIG);
 118
 119         while (!(intc_bank_read_reg(bank, INTC_SYSSTATUS) & 0x1))
 120                 /* Wait for reset to complete */;
 121
 122         /* Enable autoidle */
 123         intc_bank_write_reg(1 << 0, bank, INTC_SYSCONFIG);
 124 }
 125
 126 int omap_irq_pending(void)
 127 {
 128         int i;
 129
 130         for (i = 0; i < ARRAY_SIZE(irq_banks); i++) {
 131                 struct omap_irq_bank *bank = irq_banks + i;
 132                 int irq;
 133
 134                 for (irq = 0; irq < bank->nr_irqs; irq += 32)
 135                         if (intc_bank_read_reg(bank, INTC_PENDING_IRQ0 +
 136                                                ((irq >> 5) << 5)))
 137                                 return 1;
 138         }
 139         return 0;
 140 }
 141
 142 void __init omap_init_irq(void)
 143 {
 144         unsigned long nr_irqs = 0;
 145         unsigned int nr_banks = 0;
 146         int i;
 147
 148         for (i = 0; i < ARRAY_SIZE(irq_banks); i++) {
 149                 struct omap_irq_bank *bank = irq_banks + i;
 150
 151                 if (cpu_is_omap24xx())
 152                         bank->base_reg = OMAP24XX_IC_BASE;
 153                 else if (cpu_is_omap34xx())
 154                         bank->base_reg = OMAP34XX_IC_BASE;
 155
 156                 omap_irq_bank_init_one(bank);
 157
 158                 nr_irqs += bank->nr_irqs;
 159                 nr_banks++;
 160         }
 161
 162         printk(KERN_INFO "Total of %ld interrupts on %d active controller%s\n",
 163                nr_irqs, nr_banks, nr_banks > 1 ? "s" : "");
 164
 165         for (i = 0; i < nr_irqs; i++) {
 166                 set_irq_chip(i, &omap_irq_chip);
 167                 set_irq_handler(i, handle_level_irq);
 168                 set_irq_flags(i, IRQF_VALID);
 169         }
 170 }
 171