arch/x86/kernel/apic_64.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30
  31 #include <asm/atomic.h>
  32 #include <asm/smp.h>
  33 #include <asm/mtrr.h>
  34 #include <asm/mpspec.h>
  35 #include <asm/hpet.h>
  36 #include <asm/pgalloc.h>
  37 #include <asm/mach_apic.h>
  38 #include <asm/nmi.h>
  39 #include <asm/idle.h>
  40 #include <asm/proto.h>
  41 #include <asm/timex.h>
  42 #include <asm/apic.h>
  43
  44 int disable_apic_timer __cpuinitdata;
  45 static int apic_calibrate_pmtmr __initdata;
  46 int disable_apic;
  47
  48 /* Local APIC timer works in C2 */
  49 int local_apic_timer_c2_ok;
  50 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  51
  52 /*
  53  * Debug level, exported for io_apic.c
  54  */
  55 int apic_verbosity;
  56
  57 static struct resource lapic_resource = {
  58         .name = "Local APIC",
  59         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  60 };
  61
  62 static unsigned int calibration_result;
  63
  64 static int lapic_next_event(unsigned long delta,
  65                             struct clock_event_device *evt);
  66 static void lapic_timer_setup(enum clock_event_mode mode,
  67                               struct clock_event_device *evt);
  68 static void lapic_timer_broadcast(cpumask_t mask);
  69 static void apic_pm_activate(void);
  70
  71 static struct clock_event_device lapic_clockevent = {
  72         .name           = "lapic",
  73         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
  74                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
  75         .shift          = 32,
  76         .set_mode       = lapic_timer_setup,
  77         .set_next_event = lapic_next_event,
  78         .broadcast      = lapic_timer_broadcast,
  79         .rating         = 100,
  80         .irq            = -1,
  81 };
  82 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
  83
  84 /*
  85  * Get the LAPIC version
  86  */
  87 static inline int lapic_get_version(void)
  88 {
  89         return GET_APIC_VERSION(apic_read(APIC_LVR));
  90 }
  91
  92 /*
  93  * Check, if the APIC is integrated or a seperate chip
  94  */
  95 static inline int lapic_is_integrated(void)
  96 {
  97         return 1;
  98 }
  99
 100 /*
 101  * Check, whether this is a modern or a first generation APIC
 102  */
 103 static int modern_apic(void)
 104 {
 105         /* AMD systems use old APIC versions, so check the CPU */
 106         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 107             boot_cpu_data.x86 >= 0xf)
 108                 return 1;
 109         return lapic_get_version() >= 0x14;
 110 }
 111
 112 void apic_wait_icr_idle(void)
 113 {
 114         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 115                 cpu_relax();
 116 }
 117
 118 u32 safe_apic_wait_icr_idle(void)
 119 {
 120         u32 send_status;
 121         int timeout;
 122
 123         timeout = 0;
 124         do {
 125                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 126                 if (!send_status)
 127                         break;
 128                 udelay(100);
 129         } while (timeout++ < 1000);
 130
 131         return send_status;
 132 }
 133
 134 /**
 135  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 136  */
 137 void __cpuinit enable_NMI_through_LVT0(void)
 138 {
 139         unsigned int v;
 140
 141         /* unmask and set to NMI */
 142         v = APIC_DM_NMI;
 143         apic_write(APIC_LVT0, v);
 144 }
 145
 146 /**
 147  * lapic_get_maxlvt - get the maximum number of local vector table entries
 148  */
 149 int lapic_get_maxlvt(void)
 150 {
 151         unsigned int v, maxlvt;
 152
 153         v = apic_read(APIC_LVR);
 154         maxlvt = GET_APIC_MAXLVT(v);
 155         return maxlvt;
 156 }
 157
 158 /*
 159  * This function sets up the local APIC timer, with a timeout of
 160  * 'clocks' APIC bus clock. During calibration we actually call
 161  * this function twice on the boot CPU, once with a bogus timeout
 162  * value, second time for real. The other (noncalibrating) CPUs
 163  * call this function only once, with the real, calibrated value.
 164  *
 165  * We do reads before writes even if unnecessary, to get around the
 166  * P5 APIC double write bug.
 167  */
 168
 169 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 170 {
 171         unsigned int lvtt_value, tmp_value;
 172
 173         lvtt_value = LOCAL_TIMER_VECTOR;
 174         if (!oneshot)
 175                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 176         if (!irqen)
 177                 lvtt_value |= APIC_LVT_MASKED;
 178
 179         apic_write(APIC_LVTT, lvtt_value);
 180
 181         /*
 182          * Divide PICLK by 16
 183          */
 184         tmp_value = apic_read(APIC_TDCR);
 185         apic_write(APIC_TDCR, (tmp_value
 186                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 187                                 | APIC_TDR_DIV_16);
 188
 189         if (!oneshot)
 190                 apic_write(APIC_TMICT, clocks);
 191 }
 192
 193 /*
 194  * Setup extended LVT, AMD specific (K8, family 10h)
 195  *
 196  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 197  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 198  */
 199
 200 #define APIC_EILVT_LVTOFF_MCE 0
 201 #define APIC_EILVT_LVTOFF_IBS 1
 202
 203 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 204 {
 205         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 206         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 207
 208         apic_write(reg, v);
 209 }
 210
 211 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 212 {
 213         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 214         return APIC_EILVT_LVTOFF_MCE;
 215 }
 216
 217 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 218 {
 219         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 220         return APIC_EILVT_LVTOFF_IBS;
 221 }
 222
 223 /*
 224  * Program the next event, relative to now
 225  */
 226 static int lapic_next_event(unsigned long delta,
 227                             struct clock_event_device *evt)
 228 {
 229         apic_write(APIC_TMICT, delta);
 230         return 0;
 231 }
 232
 233 /*
 234  * Setup the lapic timer in periodic or oneshot mode
 235  */
 236 static void lapic_timer_setup(enum clock_event_mode mode,
 237                               struct clock_event_device *evt)
 238 {
 239         unsigned long flags;
 240         unsigned int v;
 241
 242         /* Lapic used as dummy for broadcast ? */
 243         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 244                 return;
 245
 246         local_irq_save(flags);
 247
 248         switch (mode) {
 249         case CLOCK_EVT_MODE_PERIODIC:
 250         case CLOCK_EVT_MODE_ONESHOT:
 251                 __setup_APIC_LVTT(calibration_result,
 252                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 253                 break;
 254         case CLOCK_EVT_MODE_UNUSED:
 255         case CLOCK_EVT_MODE_SHUTDOWN:
 256                 v = apic_read(APIC_LVTT);
 257                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 258                 apic_write(APIC_LVTT, v);
 259                 break;
 260         case CLOCK_EVT_MODE_RESUME:
 261                 /* Nothing to do here */
 262                 break;
 263         }
 264
 265         local_irq_restore(flags);
 266 }
 267
 268 /*
 269  * Local APIC timer broadcast function
 270  */
 271 static void lapic_timer_broadcast(cpumask_t mask)
 272 {
 273 #ifdef CONFIG_SMP
 274         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 275 #endif
 276 }
 277
 278 /*
 279  * Setup the local APIC timer for this CPU. Copy the initilized values
 280  * of the boot CPU and register the clock event in the framework.
 281  */
 282 static void setup_APIC_timer(void)
 283 {
 284         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 285
 286         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 287         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 288
 289         clockevents_register_device(levt);
 290 }
 291
 292 /*
 293  * In this function we calibrate APIC bus clocks to the external
 294  * timer. Unfortunately we cannot use jiffies and the timer irq
 295  * to calibrate, since some later bootup code depends on getting
 296  * the first irq? Ugh.
 297  *
 298  * We want to do the calibration only once since we
 299  * want to have local timer irqs syncron. CPUs connected
 300  * by the same APIC bus have the very same bus frequency.
 301  * And we want to have irqs off anyways, no accidental
 302  * APIC irq that way.
 303  */
 304
 305 #define TICK_COUNT 100000000
 306
 307 static void __init calibrate_APIC_clock(void)
 308 {
 309         unsigned apic, apic_start;
 310         unsigned long tsc, tsc_start;
 311         int result;
 312
 313         local_irq_disable();
 314
 315         /*
 316          * Put whatever arbitrary (but long enough) timeout
 317          * value into the APIC clock, we just want to get the
 318          * counter running for calibration.
 319          *
 320          * No interrupt enable !
 321          */
 322         __setup_APIC_LVTT(250000000, 0, 0);
 323
 324         apic_start = apic_read(APIC_TMCCT);
 325 #ifdef CONFIG_X86_PM_TIMER
 326         if (apic_calibrate_pmtmr && pmtmr_ioport) {
 327                 pmtimer_wait(5000);  /* 5ms wait */
 328                 apic = apic_read(APIC_TMCCT);
 329                 result = (apic_start - apic) * 1000L / 5;
 330         } else
 331 #endif
 332         {
 333                 rdtscll(tsc_start);
 334
 335                 do {
 336                         apic = apic_read(APIC_TMCCT);
 337                         rdtscll(tsc);
 338                 } while ((tsc - tsc_start) < TICK_COUNT &&
 339                                 (apic_start - apic) < TICK_COUNT);
 340
 341                 result = (apic_start - apic) * 1000L * tsc_khz /
 342                                         (tsc - tsc_start);
 343         }
 344
 345         local_irq_enable();
 346
 347         printk(KERN_DEBUG "APIC timer calibration result %d\n", result);
 348
 349         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
 350                 result / 1000 / 1000, result / 1000 % 1000);
 351
 352         /* Calculate the scaled math multiplication factor */
 353         lapic_clockevent.mult = div_sc(result, NSEC_PER_SEC, 32);
 354         lapic_clockevent.max_delta_ns =
 355                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 356         lapic_clockevent.min_delta_ns =
 357                 clockevent_delta2ns(0xF, &lapic_clockevent);
 358
 359         calibration_result = result / HZ;
 360 }
 361
 362 /*
 363  * Setup the boot APIC
 364  *
 365  * Calibrate and verify the result.
 366  */
 367 void __init setup_boot_APIC_clock(void)
 368 {
 369         /*
 370          * The local apic timer can be disabled via the kernel commandline.
 371          * Register the lapic timer as a dummy clock event source on SMP
 372          * systems, so the broadcast mechanism is used. On UP systems simply
 373          * ignore it.
 374          */
 375         if (disable_apic_timer) {
 376                 printk(KERN_INFO "Disabling APIC timer\n");
 377                 /* No broadcast on UP ! */
 378                 if (num_possible_cpus() > 1)
 379                         setup_APIC_timer();
 380                 return;
 381         }
 382
 383         printk(KERN_INFO "Using local APIC timer interrupts.\n");
 384         calibrate_APIC_clock();
 385
 386         /*
 387          * Do a sanity check on the APIC calibration result
 388          */
 389         if (calibration_result < (1000000 / HZ)) {
 390                 printk(KERN_WARNING
 391                        "APIC frequency too slow, disabling apic timer\n");
 392                 /* No broadcast on UP ! */
 393                 if (num_possible_cpus() > 1)
 394                         setup_APIC_timer();
 395                 return;
 396         }
 397
 398         /*
 399          * If nmi_watchdog is set to IO_APIC, we need the
 400          * PIT/HPET going.  Otherwise register lapic as a dummy
 401          * device.
 402          */
 403         if (nmi_watchdog != NMI_IO_APIC)
 404                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 405         else
 406                 printk(KERN_WARNING "APIC timer registered as dummy,"
 407                        " due to nmi_watchdog=1!\n");
 408
 409         setup_APIC_timer();
 410 }
 411
 412 /*
 413  * AMD C1E enabled CPUs have a real nasty problem: Some BIOSes set the
 414  * C1E flag only in the secondary CPU, so when we detect the wreckage
 415  * we already have enabled the boot CPU local apic timer. Check, if
 416  * disable_apic_timer is set and the DUMMY flag is cleared. If yes,
 417  * set the DUMMY flag again and force the broadcast mode in the
 418  * clockevents layer.
 419  */
 420 void __cpuinit check_boot_apic_timer_broadcast(void)
 421 {
 422         if (!disable_apic_timer ||
 423             (lapic_clockevent.features & CLOCK_EVT_FEAT_DUMMY))
 424                 return;
 425
 426         printk(KERN_INFO "AMD C1E detected late. Force timer broadcast.\n");
 427         lapic_clockevent.features |= CLOCK_EVT_FEAT_DUMMY;
 428
 429         local_irq_enable();
 430         clockevents_notify(CLOCK_EVT_NOTIFY_BROADCAST_FORCE, &boot_cpu_id);
 431         local_irq_disable();
 432 }
 433
 434 void __cpuinit setup_secondary_APIC_clock(void)
 435 {
 436         check_boot_apic_timer_broadcast();
 437         setup_APIC_timer();
 438 }
 439
 440 /*
 441  * The guts of the apic timer interrupt
 442  */
 443 static void local_apic_timer_interrupt(void)
 444 {
 445         int cpu = smp_processor_id();
 446         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 447
 448         /*
 449          * Normally we should not be here till LAPIC has been initialized but
 450          * in some cases like kdump, its possible that there is a pending LAPIC
 451          * timer interrupt from previous kernel's context and is delivered in
 452          * new kernel the moment interrupts are enabled.
 453          *
 454          * Interrupts are enabled early and LAPIC is setup much later, hence
 455          * its possible that when we get here evt->event_handler is NULL.
 456          * Check for event_handler being NULL and discard the interrupt as
 457          * spurious.
 458          */
 459         if (!evt->event_handler) {
 460                 printk(KERN_WARNING
 461                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 462                 /* Switch it off */
 463                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 464                 return;
 465         }
 466
 467         /*
 468          * the NMI deadlock-detector uses this.
 469          */
 470         add_pda(apic_timer_irqs, 1);
 471
 472         evt->event_handler(evt);
 473 }
 474
 475 /*
 476  * Local APIC timer interrupt. This is the most natural way for doing
 477  * local interrupts, but local timer interrupts can be emulated by
 478  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 479  *
 480  * [ if a single-CPU system runs an SMP kernel then we call the local
 481  *   interrupt as well. Thus we cannot inline the local irq ... ]
 482  */
 483 void smp_apic_timer_interrupt(struct pt_regs *regs)
 484 {
 485         struct pt_regs *old_regs = set_irq_regs(regs);
 486
 487         /*
 488          * NOTE! We'd better ACK the irq immediately,
 489          * because timer handling can be slow.
 490          */
 491         ack_APIC_irq();
 492         /*
 493          * update_process_times() expects us to have done irq_enter().
 494          * Besides, if we don't timer interrupts ignore the global
 495          * interrupt lock, which is the WrongThing (tm) to do.
 496          */
 497         exit_idle();
 498         irq_enter();
 499         local_apic_timer_interrupt();
 500         irq_exit();
 501         set_irq_regs(old_regs);
 502 }
 503
 504 int setup_profiling_timer(unsigned int multiplier)
 505 {
 506         return -EINVAL;
 507 }
 508
 509
 510 /*
 511  * Local APIC start and shutdown
 512  */
 513
 514 /**
 515  * clear_local_APIC - shutdown the local APIC
 516  *
 517  * This is called, when a CPU is disabled and before rebooting, so the state of
 518  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 519  * leftovers during boot.
 520  */
 521 void clear_local_APIC(void)
 522 {
 523         int maxlvt = lapic_get_maxlvt();
 524         u32 v;
 525
 526         /*
 527          * Masking an LVT entry can trigger a local APIC error
 528          * if the vector is zero. Mask LVTERR first to prevent this.
 529          */
 530         if (maxlvt >= 3) {
 531                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 532                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 533         }
 534         /*
 535          * Careful: we have to set masks only first to deassert
 536          * any level-triggered sources.
 537          */
 538         v = apic_read(APIC_LVTT);
 539         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 540         v = apic_read(APIC_LVT0);
 541         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 542         v = apic_read(APIC_LVT1);
 543         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 544         if (maxlvt >= 4) {
 545                 v = apic_read(APIC_LVTPC);
 546                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 547         }
 548
 549         /*
 550          * Clean APIC state for other OSs:
 551          */
 552         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 553         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 554         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 555         if (maxlvt >= 3)
 556                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 557         if (maxlvt >= 4)
 558                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 559         apic_write(APIC_ESR, 0);
 560         apic_read(APIC_ESR);
 561 }
 562
 563 /**
 564  * disable_local_APIC - clear and disable the local APIC
 565  */
 566 void disable_local_APIC(void)
 567 {
 568         unsigned int value;
 569
 570         clear_local_APIC();
 571
 572         /*
 573          * Disable APIC (implies clearing of registers
 574          * for 82489DX!).
 575          */
 576         value = apic_read(APIC_SPIV);
 577         value &= ~APIC_SPIV_APIC_ENABLED;
 578         apic_write(APIC_SPIV, value);
 579 }
 580
 581 void lapic_shutdown(void)
 582 {
 583         unsigned long flags;
 584
 585         if (!cpu_has_apic)
 586                 return;
 587
 588         local_irq_save(flags);
 589
 590         disable_local_APIC();
 591
 592         local_irq_restore(flags);
 593 }
 594
 595 /*
 596  * This is to verify that we're looking at a real local APIC.
 597  * Check these against your board if the CPUs aren't getting
 598  * started for no apparent reason.
 599  */
 600 int __init verify_local_APIC(void)
 601 {
 602         unsigned int reg0, reg1;
 603
 604         /*
 605          * The version register is read-only in a real APIC.
 606          */
 607         reg0 = apic_read(APIC_LVR);
 608         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 609         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 610         reg1 = apic_read(APIC_LVR);
 611         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 612
 613         /*
 614          * The two version reads above should print the same
 615          * numbers.  If the second one is different, then we
 616          * poke at a non-APIC.
 617          */
 618         if (reg1 != reg0)
 619                 return 0;
 620
 621         /*
 622          * Check if the version looks reasonably.
 623          */
 624         reg1 = GET_APIC_VERSION(reg0);
 625         if (reg1 == 0x00 || reg1 == 0xff)
 626                 return 0;
 627         reg1 = lapic_get_maxlvt();
 628         if (reg1 < 0x02 || reg1 == 0xff)
 629                 return 0;
 630
 631         /*
 632          * The ID register is read/write in a real APIC.
 633          */
 634         reg0 = apic_read(APIC_ID);
 635         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 636         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 637         reg1 = apic_read(APIC_ID);
 638         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 639         apic_write(APIC_ID, reg0);
 640         if (reg1 != (reg0 ^ APIC_ID_MASK))
 641                 return 0;
 642
 643         /*
 644          * The next two are just to see if we have sane values.
 645          * They're only really relevant if we're in Virtual Wire
 646          * compatibility mode, but most boxes are anymore.
 647          */
 648         reg0 = apic_read(APIC_LVT0);
 649         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 650         reg1 = apic_read(APIC_LVT1);
 651         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 652
 653         return 1;
 654 }
 655
 656 /**
 657  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 658  */
 659 void __init sync_Arb_IDs(void)
 660 {
 661         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
 662         if (modern_apic())
 663                 return;
 664
 665         /*
 666          * Wait for idle.
 667          */
 668         apic_wait_icr_idle();
 669
 670         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 671         apic_write(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
 672                                 | APIC_DM_INIT);
 673 }
 674
 675 /*
 676  * An initial setup of the virtual wire mode.
 677  */
 678 void __init init_bsp_APIC(void)
 679 {
 680         unsigned int value;
 681
 682         /*
 683          * Don't do the setup now if we have a SMP BIOS as the
 684          * through-I/O-APIC virtual wire mode might be active.
 685          */
 686         if (smp_found_config || !cpu_has_apic)
 687                 return;
 688
 689         value = apic_read(APIC_LVR);
 690
 691         /*
 692          * Do not trust the local APIC being empty at bootup.
 693          */
 694         clear_local_APIC();
 695
 696         /*
 697          * Enable APIC.
 698          */
 699         value = apic_read(APIC_SPIV);
 700         value &= ~APIC_VECTOR_MASK;
 701         value |= APIC_SPIV_APIC_ENABLED;
 702         value |= APIC_SPIV_FOCUS_DISABLED;
 703         value |= SPURIOUS_APIC_VECTOR;
 704         apic_write(APIC_SPIV, value);
 705
 706         /*
 707          * Set up the virtual wire mode.
 708          */
 709         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 710         value = APIC_DM_NMI;
 711         apic_write(APIC_LVT1, value);
 712 }
 713
 714 /**
 715  * setup_local_APIC - setup the local APIC
 716  */
 717 void __cpuinit setup_local_APIC(void)
 718 {
 719         unsigned int value;
 720         int i, j;
 721
 722         value = apic_read(APIC_LVR);
 723
 724         BUILD_BUG_ON((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f);
 725
 726         /*
 727          * Double-check whether this APIC is really registered.
 728          * This is meaningless in clustered apic mode, so we skip it.
 729          */
 730         if (!apic_id_registered())
 731                 BUG();
 732
 733         /*
 734          * Intel recommends to set DFR, LDR and TPR before enabling
 735          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 736          * document number 292116).  So here it goes...
 737          */
 738         init_apic_ldr();
 739
 740         /*
 741          * Set Task Priority to 'accept all'. We never change this
 742          * later on.
 743          */
 744         value = apic_read(APIC_TASKPRI);
 745         value &= ~APIC_TPRI_MASK;
 746         apic_write(APIC_TASKPRI, value);
 747
 748         /*
 749          * After a crash, we no longer service the interrupts and a pending
 750          * interrupt from previous kernel might still have ISR bit set.
 751          *
 752          * Most probably by now CPU has serviced that pending interrupt and
 753          * it might not have done the ack_APIC_irq() because it thought,
 754          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
 755          * does not clear the ISR bit and cpu thinks it has already serivced
 756          * the interrupt. Hence a vector might get locked. It was noticed
 757          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
 758          */
 759         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
 760                 value = apic_read(APIC_ISR + i*0x10);
 761                 for (j = 31; j >= 0; j--) {
 762                         if (value & (1<<j))
 763                                 ack_APIC_irq();
 764                 }
 765         }
 766
 767         /*
 768          * Now that we are all set up, enable the APIC
 769          */
 770         value = apic_read(APIC_SPIV);
 771         value &= ~APIC_VECTOR_MASK;
 772         /*
 773          * Enable APIC
 774          */
 775         value |= APIC_SPIV_APIC_ENABLED;
 776
 777         /* We always use processor focus */
 778
 779         /*
 780          * Set spurious IRQ vector
 781          */
 782         value |= SPURIOUS_APIC_VECTOR;
 783         apic_write(APIC_SPIV, value);
 784
 785         /*
 786          * Set up LVT0, LVT1:
 787          *
 788          * set up through-local-APIC on the BP's LINT0. This is not
 789          * strictly necessary in pure symmetric-IO mode, but sometimes
 790          * we delegate interrupts to the 8259A.
 791          */
 792         /*
 793          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 794          */
 795         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 796         if (!smp_processor_id() && !value) {
 797                 value = APIC_DM_EXTINT;
 798                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
 799                             smp_processor_id());
 800         } else {
 801                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 802                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
 803                             smp_processor_id());
 804         }
 805         apic_write(APIC_LVT0, value);
 806
 807         /*
 808          * only the BP should see the LINT1 NMI signal, obviously.
 809          */
 810         if (!smp_processor_id())
 811                 value = APIC_DM_NMI;
 812         else
 813                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 814         apic_write(APIC_LVT1, value);
 815 }
 816
 817 void __cpuinit lapic_setup_esr(void)
 818 {
 819         unsigned maxlvt = lapic_get_maxlvt();
 820
 821         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR);
 822         /*
 823          * spec says clear errors after enabling vector.
 824          */
 825         if (maxlvt > 3)
 826                 apic_write(APIC_ESR, 0);
 827 }
 828
 829 void __cpuinit end_local_APIC_setup(void)
 830 {
 831         lapic_setup_esr();
 832         nmi_watchdog_default();
 833         setup_apic_nmi_watchdog(NULL);
 834         apic_pm_activate();
 835 }
 836
 837 /*
 838  * Detect and enable local APICs on non-SMP boards.
 839  * Original code written by Keir Fraser.
 840  * On AMD64 we trust the BIOS - if it says no APIC it is likely
 841  * not correctly set up (usually the APIC timer won't work etc.)
 842  */
 843 static int __init detect_init_APIC(void)
 844 {
 845         if (!cpu_has_apic) {
 846                 printk(KERN_INFO "No local APIC present\n");
 847                 return -1;
 848         }
 849
 850         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
 851         boot_cpu_id = 0;
 852         return 0;
 853 }
 854
 855 /**
 856  * init_apic_mappings - initialize APIC mappings
 857  */
 858 void __init init_apic_mappings(void)
 859 {
 860         unsigned long apic_phys;
 861
 862         /*
 863          * If no local APIC can be found then set up a fake all
 864          * zeroes page to simulate the local APIC and another
 865          * one for the IO-APIC.
 866          */
 867         if (!smp_found_config && detect_init_APIC()) {
 868                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 869                 apic_phys = __pa(apic_phys);
 870         } else
 871                 apic_phys = mp_lapic_addr;
 872
 873         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
 874         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
 875                                 APIC_BASE, apic_phys);
 876
 877         /* Put local APIC into the resource map. */
 878         lapic_resource.start = apic_phys;
 879         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
 880         insert_resource(&iomem_resource, &lapic_resource);
 881
 882         /*
 883          * Fetch the APIC ID of the BSP in case we have a
 884          * default configuration (or the MP table is broken).
 885          */
 886         boot_cpu_id = GET_APIC_ID(apic_read(APIC_ID));
 887 }
 888
 889 /*
 890  * This initializes the IO-APIC and APIC hardware if this is
 891  * a UP kernel.
 892  */
 893 int __init APIC_init_uniprocessor(void)
 894 {
 895         if (disable_apic) {
 896                 printk(KERN_INFO "Apic disabled\n");
 897                 return -1;
 898         }
 899         if (!cpu_has_apic) {
 900                 disable_apic = 1;
 901                 printk(KERN_INFO "Apic disabled by BIOS\n");
 902                 return -1;
 903         }
 904
 905         verify_local_APIC();
 906
 907         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_id);
 908         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_id));
 909
 910         setup_local_APIC();
 911
 912         /*
 913          * Now enable IO-APICs, actually call clear_IO_APIC
 914          * We need clear_IO_APIC before enabling vector on BP
 915          */
 916         if (!skip_ioapic_setup && nr_ioapics)
 917                 enable_IO_APIC();
 918
 919         end_local_APIC_setup();
 920
 921         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
 922                 setup_IO_APIC();
 923         else
 924                 nr_ioapics = 0;
 925         setup_boot_APIC_clock();
 926         check_nmi_watchdog();
 927         return 0;
 928 }
 929
 930 /*
 931  * Local APIC interrupts
 932  */
 933
 934 /*
 935  * This interrupt should _never_ happen with our APIC/SMP architecture
 936  */
 937 asmlinkage void smp_spurious_interrupt(void)
 938 {
 939         unsigned int v;
 940         exit_idle();
 941         irq_enter();
 942         /*
 943          * Check if this really is a spurious interrupt and ACK it
 944          * if it is a vectored one.  Just in case...
 945          * Spurious interrupts should not be ACKed.
 946          */
 947         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
 948         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
 949                 ack_APIC_irq();
 950
 951         add_pda(irq_spurious_count, 1);
 952         irq_exit();
 953 }
 954
 955 /*
 956  * This interrupt should never happen with our APIC/SMP architecture
 957  */
 958 asmlinkage void smp_error_interrupt(void)
 959 {
 960         unsigned int v, v1;
 961
 962         exit_idle();
 963         irq_enter();
 964         /* First tickle the hardware, only then report what went on. -- REW */
 965         v = apic_read(APIC_ESR);
 966         apic_write(APIC_ESR, 0);
 967         v1 = apic_read(APIC_ESR);
 968         ack_APIC_irq();
 969         atomic_inc(&irq_err_count);
 970
 971         /* Here is what the APIC error bits mean:
 972            0: Send CS error
 973            1: Receive CS error
 974            2: Send accept error
 975            3: Receive accept error
 976            4: Reserved
 977            5: Send illegal vector
 978            6: Received illegal vector
 979            7: Illegal register address
 980         */
 981         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
 982                 smp_processor_id(), v , v1);
 983         irq_exit();
 984 }
 985
 986 void disconnect_bsp_APIC(int virt_wire_setup)
 987 {
 988         /* Go back to Virtual Wire compatibility mode */
 989         unsigned long value;
 990
 991         /* For the spurious interrupt use vector F, and enable it */
 992         value = apic_read(APIC_SPIV);
 993         value &= ~APIC_VECTOR_MASK;
 994         value |= APIC_SPIV_APIC_ENABLED;
 995         value |= 0xf;
 996         apic_write(APIC_SPIV, value);
 997
 998         if (!virt_wire_setup) {
 999                 /*
1000                  * For LVT0 make it edge triggered, active high,
1001                  * external and enabled
1002                  */
1003                 value = apic_read(APIC_LVT0);
1004                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1005                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1006                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1007                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1008                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1009                 apic_write(APIC_LVT0, value);
1010         } else {
1011                 /* Disable LVT0 */
1012                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1013         }
1014
1015         /* For LVT1 make it edge triggered, active high, nmi and enabled */
1016         value = apic_read(APIC_LVT1);
1017         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1018                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1019                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1020         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1021         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1022         apic_write(APIC_LVT1, value);
1023 }
1024
1025 /*
1026  * Power management
1027  */
1028 #ifdef CONFIG_PM
1029
1030 static struct {
1031         /* 'active' is true if the local APIC was enabled by us and
1032            not the BIOS; this signifies that we are also responsible
1033            for disabling it before entering apm/acpi suspend */
1034         int active;
1035         /* r/w apic fields */
1036         unsigned int apic_id;
1037         unsigned int apic_taskpri;
1038         unsigned int apic_ldr;
1039         unsigned int apic_dfr;
1040         unsigned int apic_spiv;
1041         unsigned int apic_lvtt;
1042         unsigned int apic_lvtpc;
1043         unsigned int apic_lvt0;
1044         unsigned int apic_lvt1;
1045         unsigned int apic_lvterr;
1046         unsigned int apic_tmict;
1047         unsigned int apic_tdcr;
1048         unsigned int apic_thmr;
1049 } apic_pm_state;
1050
1051 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1052 {
1053         unsigned long flags;
1054         int maxlvt;
1055
1056         if (!apic_pm_state.active)
1057                 return 0;
1058
1059         maxlvt = lapic_get_maxlvt();
1060
1061         apic_pm_state.apic_id = apic_read(APIC_ID);
1062         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1063         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1064         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1065         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1066         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1067         if (maxlvt >= 4)
1068                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1069         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1070         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1071         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1072         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1073         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1074 #ifdef CONFIG_X86_MCE_INTEL
1075         if (maxlvt >= 5)
1076                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1077 #endif
1078         local_irq_save(flags);
1079         disable_local_APIC();
1080         local_irq_restore(flags);
1081         return 0;
1082 }
1083
1084 static int lapic_resume(struct sys_device *dev)
1085 {
1086         unsigned int l, h;
1087         unsigned long flags;
1088         int maxlvt;
1089
1090         if (!apic_pm_state.active)
1091                 return 0;
1092
1093         maxlvt = lapic_get_maxlvt();
1094
1095         local_irq_save(flags);
1096         rdmsr(MSR_IA32_APICBASE, l, h);
1097         l &= ~MSR_IA32_APICBASE_BASE;
1098         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1099         wrmsr(MSR_IA32_APICBASE, l, h);
1100         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1101         apic_write(APIC_ID, apic_pm_state.apic_id);
1102         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1103         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1104         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1105         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1106         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1107         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1108 #ifdef CONFIG_X86_MCE_INTEL
1109         if (maxlvt >= 5)
1110                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1111 #endif
1112         if (maxlvt >= 4)
1113                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1114         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1115         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1116         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1117         apic_write(APIC_ESR, 0);
1118         apic_read(APIC_ESR);
1119         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1120         apic_write(APIC_ESR, 0);
1121         apic_read(APIC_ESR);
1122         local_irq_restore(flags);
1123         return 0;
1124 }
1125
1126 static struct sysdev_class lapic_sysclass = {
1127         .name           = "lapic",
1128         .resume         = lapic_resume,
1129         .suspend        = lapic_suspend,
1130 };
1131
1132 static struct sys_device device_lapic = {
1133         .id     = 0,
1134         .cls    = &lapic_sysclass,
1135 };
1136
1137 static void __cpuinit apic_pm_activate(void)
1138 {
1139         apic_pm_state.active = 1;
1140 }
1141
1142 static int __init init_lapic_sysfs(void)
1143 {
1144         int error;
1145
1146         if (!cpu_has_apic)
1147                 return 0;
1148         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1149
1150         error = sysdev_class_register(&lapic_sysclass);
1151         if (!error)
1152                 error = sysdev_register(&device_lapic);
1153         return error;
1154 }
1155 device_initcall(init_lapic_sysfs);
1156
1157 #else   /* CONFIG_PM */
1158
1159 static void apic_pm_activate(void) { }
1160
1161 #endif  /* CONFIG_PM */
1162
1163 /*
1164  * apic_is_clustered_box() -- Check if we can expect good TSC
1165  *
1166  * Thus far, the major user of this is IBM's Summit2 series:
1167  *
1168  * Clustered boxes may have unsynced TSC problems if they are
1169  * multi-chassis. Use available data to take a good guess.
1170  * If in doubt, go HPET.
1171  */
1172 __cpuinit int apic_is_clustered_box(void)
1173 {
1174         int i, clusters, zeros;
1175         unsigned id;
1176         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1177
1178         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1179
1180         for (i = 0; i < NR_CPUS; i++) {
1181                 id = bios_cpu_apicid[i];
1182                 if (id != BAD_APICID)
1183                         __set_bit(APIC_CLUSTERID(id), clustermap);
1184         }
1185
1186         /* Problem:  Partially populated chassis may not have CPUs in some of
1187          * the APIC clusters they have been allocated.  Only present CPUs have
1188          * bios_cpu_apicid entries, thus causing zeroes in the bitmap.  Since
1189          * clusters are allocated sequentially, count zeros only if they are
1190          * bounded by ones.
1191          */
1192         clusters = 0;
1193         zeros = 0;
1194         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1195                 if (test_bit(i, clustermap)) {
1196                         clusters += 1 + zeros;
1197                         zeros = 0;
1198                 } else
1199                         ++zeros;
1200         }
1201
1202         /*
1203          * If clusters > 2, then should be multi-chassis.
1204          * May have to revisit this when multi-core + hyperthreaded CPUs come
1205          * out, but AFAIK this will work even for them.
1206          */
1207         return (clusters > 2);
1208 }
1209
1210 /*
1211  * APIC command line parameters
1212  */
1213 static int __init apic_set_verbosity(char *str)
1214 {
1215         if (str == NULL)  {
1216                 skip_ioapic_setup = 0;
1217                 ioapic_force = 1;
1218                 return 0;
1219         }
1220         if (strcmp("debug", str) == 0)
1221                 apic_verbosity = APIC_DEBUG;
1222         else if (strcmp("verbose", str) == 0)
1223                 apic_verbosity = APIC_VERBOSE;
1224         else {
1225                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1226                                 " use apic=verbose or apic=debug\n", str);
1227                 return -EINVAL;
1228         }
1229
1230         return 0;
1231 }
1232 early_param("apic", apic_set_verbosity);
1233
1234 static __init int setup_disableapic(char *str)
1235 {
1236         disable_apic = 1;
1237         clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1238         return 0;
1239 }
1240 early_param("disableapic", setup_disableapic);
1241
1242 /* same as disableapic, for compatibility */
1243 static __init int setup_nolapic(char *str)
1244 {
1245         return setup_disableapic(str);
1246 }
1247 early_param("nolapic", setup_nolapic);
1248
1249 static int __init parse_lapic_timer_c2_ok(char *arg)
1250 {
1251         local_apic_timer_c2_ok = 1;
1252         return 0;
1253 }
1254 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1255
1256 static __init int setup_noapictimer(char *str)
1257 {
1258         if (str[0] != ' ' && str[0] != 0)
1259                 return 0;
1260         disable_apic_timer = 1;
1261         return 1;
1262 }
1263 __setup("noapictimer", setup_noapictimer);
1264
1265 static __init int setup_apicpmtimer(char *s)
1266 {
1267         apic_calibrate_pmtmr = 1;
1268         notsc_setup(NULL);
1269         return 0;
1270 }
1271 __setup("apicpmtimer", setup_apicpmtimer);
1272