drivers/ata/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/dma-mapping.h>
  43 #include <linux/device.h>
  44 #include <scsi/scsi_host.h>
  45 #include <scsi/scsi_cmnd.h>
  46 #include <linux/libata.h>
  47
  48 #define DRV_NAME        "ahci"
  49 #define DRV_VERSION     "2.3"
  50
  51
  52 enum {
  53         AHCI_PCI_BAR            = 5,
  54         AHCI_MAX_PORTS          = 32,
  55         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  56         AHCI_DMA_BOUNDARY       = 0xffffffff,
  57         AHCI_USE_CLUSTERING     = 1,
  58         AHCI_MAX_CMDS           = 32,
  59         AHCI_CMD_SZ             = 32,
  60         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
  61         AHCI_RX_FIS_SZ          = 256,
  62         AHCI_CMD_TBL_CDB        = 0x40,
  63         AHCI_CMD_TBL_HDR_SZ     = 0x80,
  64         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
  65         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
  66         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
  67                                   AHCI_RX_FIS_SZ,
  68         AHCI_IRQ_ON_SG          = (1 << 31),
  69         AHCI_CMD_ATAPI          = (1 << 5),
  70         AHCI_CMD_WRITE          = (1 << 6),
  71         AHCI_CMD_PREFETCH       = (1 << 7),
  72         AHCI_CMD_RESET          = (1 << 8),
  73         AHCI_CMD_CLR_BUSY       = (1 << 10),
  74
  75         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  76         RX_FIS_SDB              = 0x58, /* offset of SDB FIS data */
  77         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
  78
  79         board_ahci              = 0,
  80         board_ahci_pi           = 1,
  81         board_ahci_vt8251       = 2,
  82         board_ahci_ign_iferr    = 3,
  83         board_ahci_sb600        = 4,
  84         board_ahci_mv           = 5,
  85
  86         /* global controller registers */
  87         HOST_CAP                = 0x00, /* host capabilities */
  88         HOST_CTL                = 0x04, /* global host control */
  89         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  90         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  91         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  92
  93         /* HOST_CTL bits */
  94         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  95         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  96         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  97
  98         /* HOST_CAP bits */
  99         HOST_CAP_SSC            = (1 << 14), /* Slumber capable */
 100         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
 101         HOST_CAP_SSS            = (1 << 27), /* Staggered Spin-up */
 102         HOST_CAP_SNTF           = (1 << 29), /* SNotification register */
 103         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
 104         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
 105
 106         /* registers for each SATA port */
 107         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
 108         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
 109         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
 110         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
 111         PORT_IRQ_STAT           = 0x10, /* interrupt status */
 112         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
 113         PORT_CMD                = 0x18, /* port command */
 114         PORT_TFDATA             = 0x20, /* taskfile data */
 115         PORT_SIG                = 0x24, /* device TF signature */
 116         PORT_CMD_ISSUE          = 0x38, /* command issue */
 117         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 118         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 119         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 120         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 121         PORT_SCR_NTF            = 0x3c, /* SATA phy register: SNotification */
 122
 123         /* PORT_IRQ_{STAT,MASK} bits */
 124         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 125         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 126         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 127         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 128         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 129         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 130         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 131         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 132
 133         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 134         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 135         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 136         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 137         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 138         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 139         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 140         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 141         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 142
 143         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
 144                                   PORT_IRQ_IF_ERR |
 145                                   PORT_IRQ_CONNECT |
 146                                   PORT_IRQ_PHYRDY |
 147                                   PORT_IRQ_UNK_FIS,
 148         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
 149                                   PORT_IRQ_TF_ERR |
 150                                   PORT_IRQ_HBUS_DATA_ERR,
 151         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
 152                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
 153                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
 154
 155         /* PORT_CMD bits */
 156         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 157         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 158         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 159         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 160         PORT_CMD_CLO            = (1 << 3), /* Command list override */
 161         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 162         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 163         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 164
 165         PORT_CMD_ICC_MASK       = (0xf << 28), /* i/f ICC state mask */
 166         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 167         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 168         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 169
 170         /* ap->flags bits */
 171         AHCI_FLAG_NO_NCQ                = (1 << 24),
 172         AHCI_FLAG_IGN_IRQ_IF_ERR        = (1 << 25), /* ignore IRQ_IF_ERR */
 173         AHCI_FLAG_HONOR_PI              = (1 << 26), /* honor PORTS_IMPL */
 174         AHCI_FLAG_IGN_SERR_INTERNAL     = (1 << 27), /* ignore SERR_INTERNAL */
 175         AHCI_FLAG_32BIT_ONLY            = (1 << 28), /* force 32bit */
 176         AHCI_FLAG_MV_PATA               = (1 << 29), /* PATA port */
 177         AHCI_FLAG_NO_MSI                = (1 << 30), /* no PCI MSI */
 178
 179         AHCI_FLAG_COMMON                = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 180                                           ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 181                                           ATA_FLAG_ACPI_SATA,
 182         AHCI_LFLAG_COMMON               = ATA_LFLAG_SKIP_D2H_BSY,
 183 };
 184
 185 struct ahci_cmd_hdr {
 186         u32                     opts;
 187         u32                     status;
 188         u32                     tbl_addr;
 189         u32                     tbl_addr_hi;
 190         u32                     reserved[4];
 191 };
 192
 193 struct ahci_sg {
 194         u32                     addr;
 195         u32                     addr_hi;
 196         u32                     reserved;
 197         u32                     flags_size;
 198 };
 199
 200 struct ahci_host_priv {
 201         u32                     cap;            /* cap to use */
 202         u32                     port_map;       /* port map to use */
 203         u32                     saved_cap;      /* saved initial cap */
 204         u32                     saved_port_map; /* saved initial port_map */
 205 };
 206
 207 struct ahci_port_priv {
 208         struct ahci_cmd_hdr     *cmd_slot;
 209         dma_addr_t              cmd_slot_dma;
 210         void                    *cmd_tbl;
 211         dma_addr_t              cmd_tbl_dma;
 212         void                    *rx_fis;
 213         dma_addr_t              rx_fis_dma;
 214         /* for NCQ spurious interrupt analysis */
 215         unsigned int            ncq_saw_d2h:1;
 216         unsigned int            ncq_saw_dmas:1;
 217         unsigned int            ncq_saw_sdb:1;
 218 };
 219
 220 static int ahci_scr_read(struct ata_port *ap, unsigned int sc_reg, u32 *val);
 221 static int ahci_scr_write(struct ata_port *ap, unsigned int sc_reg, u32 val);
 222 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 223 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 224 static void ahci_irq_clear(struct ata_port *ap);
 225 static int ahci_port_start(struct ata_port *ap);
 226 static void ahci_port_stop(struct ata_port *ap);
 227 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 228 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 229 static u8 ahci_check_status(struct ata_port *ap);
 230 static void ahci_freeze(struct ata_port *ap);
 231 static void ahci_thaw(struct ata_port *ap);
 232 static void ahci_error_handler(struct ata_port *ap);
 233 static void ahci_vt8251_error_handler(struct ata_port *ap);
 234 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
 235 static int ahci_port_resume(struct ata_port *ap);
 236 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl);
 237 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
 238                                u32 opts);
 239 #ifdef CONFIG_PM
 240 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg);
 241 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 242 static int ahci_pci_device_resume(struct pci_dev *pdev);
 243 #endif
 244
 245 static struct scsi_host_template ahci_sht = {
 246         .module                 = THIS_MODULE,
 247         .name                   = DRV_NAME,
 248         .ioctl                  = ata_scsi_ioctl,
 249         .queuecommand           = ata_scsi_queuecmd,
 250         .change_queue_depth     = ata_scsi_change_queue_depth,
 251         .can_queue              = AHCI_MAX_CMDS - 1,
 252         .this_id                = ATA_SHT_THIS_ID,
 253         .sg_tablesize           = AHCI_MAX_SG,
 254         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 255         .emulated               = ATA_SHT_EMULATED,
 256         .use_clustering         = AHCI_USE_CLUSTERING,
 257         .proc_name              = DRV_NAME,
 258         .dma_boundary           = AHCI_DMA_BOUNDARY,
 259         .slave_configure        = ata_scsi_slave_config,
 260         .slave_destroy          = ata_scsi_slave_destroy,
 261         .bios_param             = ata_std_bios_param,
 262 };
 263
 264 static const struct ata_port_operations ahci_ops = {
 265         .port_disable           = ata_port_disable,
 266
 267         .check_status           = ahci_check_status,
 268         .check_altstatus        = ahci_check_status,
 269         .dev_select             = ata_noop_dev_select,
 270
 271         .tf_read                = ahci_tf_read,
 272
 273         .qc_prep                = ahci_qc_prep,
 274         .qc_issue               = ahci_qc_issue,
 275
 276         .irq_clear              = ahci_irq_clear,
 277         .irq_on                 = ata_dummy_irq_on,
 278         .irq_ack                = ata_dummy_irq_ack,
 279
 280         .scr_read               = ahci_scr_read,
 281         .scr_write              = ahci_scr_write,
 282
 283         .freeze                 = ahci_freeze,
 284         .thaw                   = ahci_thaw,
 285
 286         .error_handler          = ahci_error_handler,
 287         .post_internal_cmd      = ahci_post_internal_cmd,
 288
 289 #ifdef CONFIG_PM
 290         .port_suspend           = ahci_port_suspend,
 291         .port_resume            = ahci_port_resume,
 292 #endif
 293
 294         .port_start             = ahci_port_start,
 295         .port_stop              = ahci_port_stop,
 296 };
 297
 298 static const struct ata_port_operations ahci_vt8251_ops = {
 299         .port_disable           = ata_port_disable,
 300
 301         .check_status           = ahci_check_status,
 302         .check_altstatus        = ahci_check_status,
 303         .dev_select             = ata_noop_dev_select,
 304
 305         .tf_read                = ahci_tf_read,
 306
 307         .qc_prep                = ahci_qc_prep,
 308         .qc_issue               = ahci_qc_issue,
 309
 310         .irq_clear              = ahci_irq_clear,
 311         .irq_on                 = ata_dummy_irq_on,
 312         .irq_ack                = ata_dummy_irq_ack,
 313
 314         .scr_read               = ahci_scr_read,
 315         .scr_write              = ahci_scr_write,
 316
 317         .freeze                 = ahci_freeze,
 318         .thaw                   = ahci_thaw,
 319
 320         .error_handler          = ahci_vt8251_error_handler,
 321         .post_internal_cmd      = ahci_post_internal_cmd,
 322
 323 #ifdef CONFIG_PM
 324         .port_suspend           = ahci_port_suspend,
 325         .port_resume            = ahci_port_resume,
 326 #endif
 327
 328         .port_start             = ahci_port_start,
 329         .port_stop              = ahci_port_stop,
 330 };
 331
 332 static const struct ata_port_info ahci_port_info[] = {
 333         /* board_ahci */
 334         {
 335                 .flags          = AHCI_FLAG_COMMON,
 336                 .link_flags     = AHCI_LFLAG_COMMON,
 337                 .pio_mask       = 0x1f, /* pio0-4 */
 338                 .udma_mask      = ATA_UDMA6,
 339                 .port_ops       = &ahci_ops,
 340         },
 341         /* board_ahci_pi */
 342         {
 343                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_HONOR_PI,
 344                 .link_flags     = AHCI_LFLAG_COMMON,
 345                 .pio_mask       = 0x1f, /* pio0-4 */
 346                 .udma_mask      = ATA_UDMA6,
 347                 .port_ops       = &ahci_ops,
 348         },
 349         /* board_ahci_vt8251 */
 350         {
 351                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_NO_NCQ,
 352                 .link_flags     = AHCI_LFLAG_COMMON | ATA_LFLAG_HRST_TO_RESUME,
 353                 .pio_mask       = 0x1f, /* pio0-4 */
 354                 .udma_mask      = ATA_UDMA6,
 355                 .port_ops       = &ahci_vt8251_ops,
 356         },
 357         /* board_ahci_ign_iferr */
 358         {
 359                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_IGN_IRQ_IF_ERR,
 360                 .link_flags     = AHCI_LFLAG_COMMON,
 361                 .pio_mask       = 0x1f, /* pio0-4 */
 362                 .udma_mask      = ATA_UDMA6,
 363                 .port_ops       = &ahci_ops,
 364         },
 365         /* board_ahci_sb600 */
 366         {
 367                 .flags          = AHCI_FLAG_COMMON |
 368                                   AHCI_FLAG_IGN_SERR_INTERNAL |
 369                                   AHCI_FLAG_32BIT_ONLY,
 370                 .link_flags     = AHCI_LFLAG_COMMON,
 371                 .pio_mask       = 0x1f, /* pio0-4 */
 372                 .udma_mask      = ATA_UDMA6,
 373                 .port_ops       = &ahci_ops,
 374         },
 375         /* board_ahci_mv */
 376         {
 377                 .sht            = &ahci_sht,
 378                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 379                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 380                                   AHCI_FLAG_HONOR_PI | AHCI_FLAG_NO_NCQ |
 381                                   AHCI_FLAG_NO_MSI | AHCI_FLAG_MV_PATA,
 382                 .link_flags     = AHCI_LFLAG_COMMON,
 383                 .pio_mask       = 0x1f, /* pio0-4 */
 384                 .udma_mask      = ATA_UDMA6,
 385                 .port_ops       = &ahci_ops,
 386         },
 387 };
 388
 389 static const struct pci_device_id ahci_pci_tbl[] = {
 390         /* Intel */
 391         { PCI_VDEVICE(INTEL, 0x2652), board_ahci }, /* ICH6 */
 392         { PCI_VDEVICE(INTEL, 0x2653), board_ahci }, /* ICH6M */
 393         { PCI_VDEVICE(INTEL, 0x27c1), board_ahci }, /* ICH7 */
 394         { PCI_VDEVICE(INTEL, 0x27c5), board_ahci }, /* ICH7M */
 395         { PCI_VDEVICE(INTEL, 0x27c3), board_ahci }, /* ICH7R */
 396         { PCI_VDEVICE(AL, 0x5288), board_ahci_ign_iferr }, /* ULi M5288 */
 397         { PCI_VDEVICE(INTEL, 0x2681), board_ahci }, /* ESB2 */
 398         { PCI_VDEVICE(INTEL, 0x2682), board_ahci }, /* ESB2 */
 399         { PCI_VDEVICE(INTEL, 0x2683), board_ahci }, /* ESB2 */
 400         { PCI_VDEVICE(INTEL, 0x27c6), board_ahci }, /* ICH7-M DH */
 401         { PCI_VDEVICE(INTEL, 0x2821), board_ahci_pi }, /* ICH8 */
 402         { PCI_VDEVICE(INTEL, 0x2822), board_ahci_pi }, /* ICH8 */
 403         { PCI_VDEVICE(INTEL, 0x2824), board_ahci_pi }, /* ICH8 */
 404         { PCI_VDEVICE(INTEL, 0x2829), board_ahci_pi }, /* ICH8M */
 405         { PCI_VDEVICE(INTEL, 0x282a), board_ahci_pi }, /* ICH8M */
 406         { PCI_VDEVICE(INTEL, 0x2922), board_ahci_pi }, /* ICH9 */
 407         { PCI_VDEVICE(INTEL, 0x2923), board_ahci_pi }, /* ICH9 */
 408         { PCI_VDEVICE(INTEL, 0x2924), board_ahci_pi }, /* ICH9 */
 409         { PCI_VDEVICE(INTEL, 0x2925), board_ahci_pi }, /* ICH9 */
 410         { PCI_VDEVICE(INTEL, 0x2927), board_ahci_pi }, /* ICH9 */
 411         { PCI_VDEVICE(INTEL, 0x2929), board_ahci_pi }, /* ICH9M */
 412         { PCI_VDEVICE(INTEL, 0x292a), board_ahci_pi }, /* ICH9M */
 413         { PCI_VDEVICE(INTEL, 0x292b), board_ahci_pi }, /* ICH9M */
 414         { PCI_VDEVICE(INTEL, 0x292c), board_ahci_pi }, /* ICH9M */
 415         { PCI_VDEVICE(INTEL, 0x292f), board_ahci_pi }, /* ICH9M */
 416         { PCI_VDEVICE(INTEL, 0x294d), board_ahci_pi }, /* ICH9 */
 417         { PCI_VDEVICE(INTEL, 0x294e), board_ahci_pi }, /* ICH9M */
 418
 419         /* JMicron 360/1/3/5/6, match class to avoid IDE function */
 420         { PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 421           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci_ign_iferr },
 422
 423         /* ATI */
 424         { PCI_VDEVICE(ATI, 0x4380), board_ahci_sb600 }, /* ATI SB600 */
 425         { PCI_VDEVICE(ATI, 0x4390), board_ahci_sb600 }, /* ATI SB700/800 */
 426         { PCI_VDEVICE(ATI, 0x4391), board_ahci_sb600 }, /* ATI SB700/800 */
 427         { PCI_VDEVICE(ATI, 0x4392), board_ahci_sb600 }, /* ATI SB700/800 */
 428         { PCI_VDEVICE(ATI, 0x4393), board_ahci_sb600 }, /* ATI SB700/800 */
 429         { PCI_VDEVICE(ATI, 0x4394), board_ahci_sb600 }, /* ATI SB700/800 */
 430         { PCI_VDEVICE(ATI, 0x4395), board_ahci_sb600 }, /* ATI SB700/800 */
 431
 432         /* VIA */
 433         { PCI_VDEVICE(VIA, 0x3349), board_ahci_vt8251 }, /* VIA VT8251 */
 434         { PCI_VDEVICE(VIA, 0x6287), board_ahci_vt8251 }, /* VIA VT8251 */
 435
 436         /* NVIDIA */
 437         { PCI_VDEVICE(NVIDIA, 0x044c), board_ahci },            /* MCP65 */
 438         { PCI_VDEVICE(NVIDIA, 0x044d), board_ahci },            /* MCP65 */
 439         { PCI_VDEVICE(NVIDIA, 0x044e), board_ahci },            /* MCP65 */
 440         { PCI_VDEVICE(NVIDIA, 0x044f), board_ahci },            /* MCP65 */
 441         { PCI_VDEVICE(NVIDIA, 0x045c), board_ahci },            /* MCP65 */
 442         { PCI_VDEVICE(NVIDIA, 0x045d), board_ahci },            /* MCP65 */
 443         { PCI_VDEVICE(NVIDIA, 0x045e), board_ahci },            /* MCP65 */
 444         { PCI_VDEVICE(NVIDIA, 0x045f), board_ahci },            /* MCP65 */
 445         { PCI_VDEVICE(NVIDIA, 0x0550), board_ahci },            /* MCP67 */
 446         { PCI_VDEVICE(NVIDIA, 0x0551), board_ahci },            /* MCP67 */
 447         { PCI_VDEVICE(NVIDIA, 0x0552), board_ahci },            /* MCP67 */
 448         { PCI_VDEVICE(NVIDIA, 0x0553), board_ahci },            /* MCP67 */
 449         { PCI_VDEVICE(NVIDIA, 0x0554), board_ahci },            /* MCP67 */
 450         { PCI_VDEVICE(NVIDIA, 0x0555), board_ahci },            /* MCP67 */
 451         { PCI_VDEVICE(NVIDIA, 0x0556), board_ahci },            /* MCP67 */
 452         { PCI_VDEVICE(NVIDIA, 0x0557), board_ahci },            /* MCP67 */
 453         { PCI_VDEVICE(NVIDIA, 0x0558), board_ahci },            /* MCP67 */
 454         { PCI_VDEVICE(NVIDIA, 0x0559), board_ahci },            /* MCP67 */
 455         { PCI_VDEVICE(NVIDIA, 0x055a), board_ahci },            /* MCP67 */
 456         { PCI_VDEVICE(NVIDIA, 0x055b), board_ahci },            /* MCP67 */
 457         { PCI_VDEVICE(NVIDIA, 0x07f0), board_ahci },            /* MCP73 */
 458         { PCI_VDEVICE(NVIDIA, 0x07f1), board_ahci },            /* MCP73 */
 459         { PCI_VDEVICE(NVIDIA, 0x07f2), board_ahci },            /* MCP73 */
 460         { PCI_VDEVICE(NVIDIA, 0x07f3), board_ahci },            /* MCP73 */
 461         { PCI_VDEVICE(NVIDIA, 0x07f4), board_ahci },            /* MCP73 */
 462         { PCI_VDEVICE(NVIDIA, 0x07f5), board_ahci },            /* MCP73 */
 463         { PCI_VDEVICE(NVIDIA, 0x07f6), board_ahci },            /* MCP73 */
 464         { PCI_VDEVICE(NVIDIA, 0x07f7), board_ahci },            /* MCP73 */
 465         { PCI_VDEVICE(NVIDIA, 0x07f8), board_ahci },            /* MCP73 */
 466         { PCI_VDEVICE(NVIDIA, 0x07f9), board_ahci },            /* MCP73 */
 467         { PCI_VDEVICE(NVIDIA, 0x07fa), board_ahci },            /* MCP73 */
 468         { PCI_VDEVICE(NVIDIA, 0x07fb), board_ahci },            /* MCP73 */
 469         { PCI_VDEVICE(NVIDIA, 0x0ad0), board_ahci },            /* MCP77 */
 470         { PCI_VDEVICE(NVIDIA, 0x0ad1), board_ahci },            /* MCP77 */
 471         { PCI_VDEVICE(NVIDIA, 0x0ad2), board_ahci },            /* MCP77 */
 472         { PCI_VDEVICE(NVIDIA, 0x0ad3), board_ahci },            /* MCP77 */
 473         { PCI_VDEVICE(NVIDIA, 0x0ad4), board_ahci },            /* MCP77 */
 474         { PCI_VDEVICE(NVIDIA, 0x0ad5), board_ahci },            /* MCP77 */
 475         { PCI_VDEVICE(NVIDIA, 0x0ad6), board_ahci },            /* MCP77 */
 476         { PCI_VDEVICE(NVIDIA, 0x0ad7), board_ahci },            /* MCP77 */
 477         { PCI_VDEVICE(NVIDIA, 0x0ad8), board_ahci },            /* MCP77 */
 478         { PCI_VDEVICE(NVIDIA, 0x0ad9), board_ahci },            /* MCP77 */
 479         { PCI_VDEVICE(NVIDIA, 0x0ada), board_ahci },            /* MCP77 */
 480         { PCI_VDEVICE(NVIDIA, 0x0adb), board_ahci },            /* MCP77 */
 481
 482         /* SiS */
 483         { PCI_VDEVICE(SI, 0x1184), board_ahci }, /* SiS 966 */
 484         { PCI_VDEVICE(SI, 0x1185), board_ahci }, /* SiS 966 */
 485         { PCI_VDEVICE(SI, 0x0186), board_ahci }, /* SiS 968 */
 486
 487         /* Marvell */
 488         { PCI_VDEVICE(MARVELL, 0x6145), board_ahci_mv },        /* 6145 */
 489
 490         /* Generic, PCI class code for AHCI */
 491         { PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 492           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci },
 493
 494         { }     /* terminate list */
 495 };
 496
 497
 498 static struct pci_driver ahci_pci_driver = {
 499         .name                   = DRV_NAME,
 500         .id_table               = ahci_pci_tbl,
 501         .probe                  = ahci_init_one,
 502         .remove                 = ata_pci_remove_one,
 503 #ifdef CONFIG_PM
 504         .suspend                = ahci_pci_device_suspend,
 505         .resume                 = ahci_pci_device_resume,
 506 #endif
 507 };
 508
 509
 510 static inline int ahci_nr_ports(u32 cap)
 511 {
 512         return (cap & 0x1f) + 1;
 513 }
 514
 515 static inline void __iomem *__ahci_port_base(struct ata_host *host,
 516                                              unsigned int port_no)
 517 {
 518         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 519
 520         return mmio + 0x100 + (port_no * 0x80);
 521 }
 522
 523 static inline void __iomem *ahci_port_base(struct ata_port *ap)
 524 {
 525         return __ahci_port_base(ap->host, ap->port_no);
 526 }
 527
 528 /**
 529  *      ahci_save_initial_config - Save and fixup initial config values
 530  *      @pdev: target PCI device
 531  *      @pi: associated ATA port info
 532  *      @hpriv: host private area to store config values
 533  *
 534  *      Some registers containing configuration info might be setup by
 535  *      BIOS and might be cleared on reset.  This function saves the
 536  *      initial values of those registers into @hpriv such that they
 537  *      can be restored after controller reset.
 538  *
 539  *      If inconsistent, config values are fixed up by this function.
 540  *
 541  *      LOCKING:
 542  *      None.
 543  */
 544 static void ahci_save_initial_config(struct pci_dev *pdev,
 545                                      const struct ata_port_info *pi,
 546                                      struct ahci_host_priv *hpriv)
 547 {
 548         void __iomem *mmio = pcim_iomap_table(pdev)[AHCI_PCI_BAR];
 549         u32 cap, port_map;
 550         int i;
 551
 552         /* Values prefixed with saved_ are written back to host after
 553          * reset.  Values without are used for driver operation.
 554          */
 555         hpriv->saved_cap = cap = readl(mmio + HOST_CAP);
 556         hpriv->saved_port_map = port_map = readl(mmio + HOST_PORTS_IMPL);
 557
 558         /* some chips have errata preventing 64bit use */
 559         if ((cap & HOST_CAP_64) && (pi->flags & AHCI_FLAG_32BIT_ONLY)) {
 560                 dev_printk(KERN_INFO, &pdev->dev,
 561                            "controller can't do 64bit DMA, forcing 32bit\n");
 562                 cap &= ~HOST_CAP_64;
 563         }
 564
 565         if ((cap & HOST_CAP_NCQ) && (pi->flags & AHCI_FLAG_NO_NCQ)) {
 566                 dev_printk(KERN_INFO, &pdev->dev,
 567                            "controller can't do NCQ, turning off CAP_NCQ\n");
 568                 cap &= ~HOST_CAP_NCQ;
 569         }
 570
 571         /* fixup zero port_map */
 572         if (!port_map) {
 573                 port_map = (1 << ahci_nr_ports(cap)) - 1;
 574                 dev_printk(KERN_WARNING, &pdev->dev,
 575                            "PORTS_IMPL is zero, forcing 0x%x\n", port_map);
 576
 577                 /* write the fixed up value to the PI register */
 578                 hpriv->saved_port_map = port_map;
 579         }
 580
 581         /*
 582          * Temporary Marvell 6145 hack: PATA port presence
 583          * is asserted through the standard AHCI port
 584          * presence register, as bit 4 (counting from 0)
 585          */
 586         if (pi->flags & AHCI_FLAG_MV_PATA) {
 587                 dev_printk(KERN_ERR, &pdev->dev,
 588                            "MV_AHCI HACK: port_map %x -> %x\n",
 589                            hpriv->port_map,
 590                            hpriv->port_map & 0xf);
 591
 592                 port_map &= 0xf;
 593         }
 594
 595         /* cross check port_map and cap.n_ports */
 596         if (pi->flags & AHCI_FLAG_HONOR_PI) {
 597                 u32 tmp_port_map = port_map;
 598                 int n_ports = ahci_nr_ports(cap);
 599
 600                 for (i = 0; i < AHCI_MAX_PORTS && n_ports; i++) {
 601                         if (tmp_port_map & (1 << i)) {
 602                                 n_ports--;
 603                                 tmp_port_map &= ~(1 << i);
 604                         }
 605                 }
 606
 607                 /* Whine if inconsistent.  No need to update cap.
 608                  * port_map is used to determine number of ports.
 609                  */
 610                 if (n_ports || tmp_port_map)
 611                         dev_printk(KERN_WARNING, &pdev->dev,
 612                                    "nr_ports (%u) and implemented port map "
 613                                    "(0x%x) don't match\n",
 614                                    ahci_nr_ports(cap), port_map);
 615         } else {
 616                 /* fabricate port_map from cap.nr_ports */
 617                 port_map = (1 << ahci_nr_ports(cap)) - 1;
 618         }
 619
 620         /* record values to use during operation */
 621         hpriv->cap = cap;
 622         hpriv->port_map = port_map;
 623 }
 624
 625 /**
 626  *      ahci_restore_initial_config - Restore initial config
 627  *      @host: target ATA host
 628  *
 629  *      Restore initial config stored by ahci_save_initial_config().
 630  *
 631  *      LOCKING:
 632  *      None.
 633  */
 634 static void ahci_restore_initial_config(struct ata_host *host)
 635 {
 636         struct ahci_host_priv *hpriv = host->private_data;
 637         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 638
 639         writel(hpriv->saved_cap, mmio + HOST_CAP);
 640         writel(hpriv->saved_port_map, mmio + HOST_PORTS_IMPL);
 641         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 642 }
 643
 644 static unsigned ahci_scr_offset(struct ata_port *ap, unsigned int sc_reg)
 645 {
 646         static const int offset[] = {
 647                 [SCR_STATUS]            = PORT_SCR_STAT,
 648                 [SCR_CONTROL]           = PORT_SCR_CTL,
 649                 [SCR_ERROR]             = PORT_SCR_ERR,
 650                 [SCR_ACTIVE]            = PORT_SCR_ACT,
 651                 [SCR_NOTIFICATION]      = PORT_SCR_NTF,
 652         };
 653         struct ahci_host_priv *hpriv = ap->host->private_data;
 654
 655         if (sc_reg < ARRAY_SIZE(offset) &&
 656             (sc_reg != SCR_NOTIFICATION || (hpriv->cap & HOST_CAP_SNTF)))
 657                 return offset[sc_reg];
 658         return 0;
 659 }
 660
 661 static int ahci_scr_read(struct ata_port *ap, unsigned int sc_reg, u32 *val)
 662 {
 663         void __iomem *port_mmio = ahci_port_base(ap);
 664         int offset = ahci_scr_offset(ap, sc_reg);
 665
 666         if (offset) {
 667                 *val = readl(port_mmio + offset);
 668                 return 0;
 669         }
 670         return -EINVAL;
 671 }
 672
 673 static int ahci_scr_write(struct ata_port *ap, unsigned int sc_reg, u32 val)
 674 {
 675         void __iomem *port_mmio = ahci_port_base(ap);
 676         int offset = ahci_scr_offset(ap, sc_reg);
 677
 678         if (offset) {
 679                 writel(val, port_mmio + offset);
 680                 return 0;
 681         }
 682         return -EINVAL;
 683 }
 684
 685 static void ahci_start_engine(struct ata_port *ap)
 686 {
 687         void __iomem *port_mmio = ahci_port_base(ap);
 688         u32 tmp;
 689
 690         /* start DMA */
 691         tmp = readl(port_mmio + PORT_CMD);
 692         tmp |= PORT_CMD_START;
 693         writel(tmp, port_mmio + PORT_CMD);
 694         readl(port_mmio + PORT_CMD); /* flush */
 695 }
 696
 697 static int ahci_stop_engine(struct ata_port *ap)
 698 {
 699         void __iomem *port_mmio = ahci_port_base(ap);
 700         u32 tmp;
 701
 702         tmp = readl(port_mmio + PORT_CMD);
 703
 704         /* check if the HBA is idle */
 705         if ((tmp & (PORT_CMD_START | PORT_CMD_LIST_ON)) == 0)
 706                 return 0;
 707
 708         /* setting HBA to idle */
 709         tmp &= ~PORT_CMD_START;
 710         writel(tmp, port_mmio + PORT_CMD);
 711
 712         /* wait for engine to stop. This could be as long as 500 msec */
 713         tmp = ata_wait_register(port_mmio + PORT_CMD,
 714                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1, 500);
 715         if (tmp & PORT_CMD_LIST_ON)
 716                 return -EIO;
 717
 718         return 0;
 719 }
 720
 721 static void ahci_start_fis_rx(struct ata_port *ap)
 722 {
 723         void __iomem *port_mmio = ahci_port_base(ap);
 724         struct ahci_host_priv *hpriv = ap->host->private_data;
 725         struct ahci_port_priv *pp = ap->private_data;
 726         u32 tmp;
 727
 728         /* set FIS registers */
 729         if (hpriv->cap & HOST_CAP_64)
 730                 writel((pp->cmd_slot_dma >> 16) >> 16,
 731                        port_mmio + PORT_LST_ADDR_HI);
 732         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 733
 734         if (hpriv->cap & HOST_CAP_64)
 735                 writel((pp->rx_fis_dma >> 16) >> 16,
 736                        port_mmio + PORT_FIS_ADDR_HI);
 737         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 738
 739         /* enable FIS reception */
 740         tmp = readl(port_mmio + PORT_CMD);
 741         tmp |= PORT_CMD_FIS_RX;
 742         writel(tmp, port_mmio + PORT_CMD);
 743
 744         /* flush */
 745         readl(port_mmio + PORT_CMD);
 746 }
 747
 748 static int ahci_stop_fis_rx(struct ata_port *ap)
 749 {
 750         void __iomem *port_mmio = ahci_port_base(ap);
 751         u32 tmp;
 752
 753         /* disable FIS reception */
 754         tmp = readl(port_mmio + PORT_CMD);
 755         tmp &= ~PORT_CMD_FIS_RX;
 756         writel(tmp, port_mmio + PORT_CMD);
 757
 758         /* wait for completion, spec says 500ms, give it 1000 */
 759         tmp = ata_wait_register(port_mmio + PORT_CMD, PORT_CMD_FIS_ON,
 760                                 PORT_CMD_FIS_ON, 10, 1000);
 761         if (tmp & PORT_CMD_FIS_ON)
 762                 return -EBUSY;
 763
 764         return 0;
 765 }
 766
 767 static void ahci_power_up(struct ata_port *ap)
 768 {
 769         struct ahci_host_priv *hpriv = ap->host->private_data;
 770         void __iomem *port_mmio = ahci_port_base(ap);
 771         u32 cmd;
 772
 773         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
 774
 775         /* spin up device */
 776         if (hpriv->cap & HOST_CAP_SSS) {
 777                 cmd |= PORT_CMD_SPIN_UP;
 778                 writel(cmd, port_mmio + PORT_CMD);
 779         }
 780
 781         /* wake up link */
 782         writel(cmd | PORT_CMD_ICC_ACTIVE, port_mmio + PORT_CMD);
 783 }
 784
 785 #ifdef CONFIG_PM
 786 static void ahci_power_down(struct ata_port *ap)
 787 {
 788         struct ahci_host_priv *hpriv = ap->host->private_data;
 789         void __iomem *port_mmio = ahci_port_base(ap);
 790         u32 cmd, scontrol;
 791
 792         if (!(hpriv->cap & HOST_CAP_SSS))
 793                 return;
 794
 795         /* put device into listen mode, first set PxSCTL.DET to 0 */
 796         scontrol = readl(port_mmio + PORT_SCR_CTL);
 797         scontrol &= ~0xf;
 798         writel(scontrol, port_mmio + PORT_SCR_CTL);
 799
 800         /* then set PxCMD.SUD to 0 */
 801         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
 802         cmd &= ~PORT_CMD_SPIN_UP;
 803         writel(cmd, port_mmio + PORT_CMD);
 804 }
 805 #endif
 806
 807 static void ahci_start_port(struct ata_port *ap)
 808 {
 809         /* enable FIS reception */
 810         ahci_start_fis_rx(ap);
 811
 812         /* enable DMA */
 813         ahci_start_engine(ap);
 814 }
 815
 816 static int ahci_deinit_port(struct ata_port *ap, const char **emsg)
 817 {
 818         int rc;
 819
 820         /* disable DMA */
 821         rc = ahci_stop_engine(ap);
 822         if (rc) {
 823                 *emsg = "failed to stop engine";
 824                 return rc;
 825         }
 826
 827         /* disable FIS reception */
 828         rc = ahci_stop_fis_rx(ap);
 829         if (rc) {
 830                 *emsg = "failed stop FIS RX";
 831                 return rc;
 832         }
 833
 834         return 0;
 835 }
 836
 837 static int ahci_reset_controller(struct ata_host *host)
 838 {
 839         struct pci_dev *pdev = to_pci_dev(host->dev);
 840         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 841         u32 tmp;
 842
 843         /* global controller reset */
 844         tmp = readl(mmio + HOST_CTL);
 845         if ((tmp & HOST_RESET) == 0) {
 846                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 847                 readl(mmio + HOST_CTL); /* flush */
 848         }
 849
 850         /* reset must complete within 1 second, or
 851          * the hardware should be considered fried.
 852          */
 853         ssleep(1);
 854
 855         tmp = readl(mmio + HOST_CTL);
 856         if (tmp & HOST_RESET) {
 857                 dev_printk(KERN_ERR, host->dev,
 858                            "controller reset failed (0x%x)\n", tmp);
 859                 return -EIO;
 860         }
 861
 862         /* turn on AHCI mode */
 863         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 864         (void) readl(mmio + HOST_CTL);  /* flush */
 865
 866         /* some registers might be cleared on reset.  restore initial values */
 867         ahci_restore_initial_config(host);
 868
 869         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
 870                 u16 tmp16;
 871
 872                 /* configure PCS */
 873                 pci_read_config_word(pdev, 0x92, &tmp16);
 874                 tmp16 |= 0xf;
 875                 pci_write_config_word(pdev, 0x92, tmp16);
 876         }
 877
 878         return 0;
 879 }
 880
 881 static void ahci_port_init(struct pci_dev *pdev, struct ata_port *ap,
 882                            int port_no, void __iomem *mmio,
 883                            void __iomem *port_mmio)
 884 {
 885         const char *emsg = NULL;
 886         int rc;
 887         u32 tmp;
 888
 889         /* make sure port is not active */
 890         rc = ahci_deinit_port(ap, &emsg);
 891         if (rc)
 892                 dev_printk(KERN_WARNING, &pdev->dev,
 893                            "%s (%d)\n", emsg, rc);
 894
 895         /* clear SError */
 896         tmp = readl(port_mmio + PORT_SCR_ERR);
 897         VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 898         writel(tmp, port_mmio + PORT_SCR_ERR);
 899
 900         /* clear port IRQ */
 901         tmp = readl(port_mmio + PORT_IRQ_STAT);
 902         VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 903         if (tmp)
 904                 writel(tmp, port_mmio + PORT_IRQ_STAT);
 905
 906         writel(1 << port_no, mmio + HOST_IRQ_STAT);
 907 }
 908
 909 static void ahci_init_controller(struct ata_host *host)
 910 {
 911         struct pci_dev *pdev = to_pci_dev(host->dev);
 912         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 913         int i;
 914         void __iomem *port_mmio;
 915         u32 tmp;
 916
 917         if (host->ports[0]->flags & AHCI_FLAG_MV_PATA) {
 918                 port_mmio = __ahci_port_base(host, 4);
 919
 920                 writel(0, port_mmio + PORT_IRQ_MASK);
 921
 922                 /* clear port IRQ */
 923                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 924                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 925                 if (tmp)
 926                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 927         }
 928
 929         for (i = 0; i < host->n_ports; i++) {
 930                 struct ata_port *ap = host->ports[i];
 931
 932                 port_mmio = ahci_port_base(ap);
 933                 if (ata_port_is_dummy(ap))
 934                         continue;
 935
 936                 ahci_port_init(pdev, ap, i, mmio, port_mmio);
 937         }
 938
 939         tmp = readl(mmio + HOST_CTL);
 940         VPRINTK("HOST_CTL 0x%x\n", tmp);
 941         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 942         tmp = readl(mmio + HOST_CTL);
 943         VPRINTK("HOST_CTL 0x%x\n", tmp);
 944 }
 945
 946 static unsigned int ahci_dev_classify(struct ata_port *ap)
 947 {
 948         void __iomem *port_mmio = ahci_port_base(ap);
 949         struct ata_taskfile tf;
 950         u32 tmp;
 951
 952         tmp = readl(port_mmio + PORT_SIG);
 953         tf.lbah         = (tmp >> 24)   & 0xff;
 954         tf.lbam         = (tmp >> 16)   & 0xff;
 955         tf.lbal         = (tmp >> 8)    & 0xff;
 956         tf.nsect        = (tmp)         & 0xff;
 957
 958         return ata_dev_classify(&tf);
 959 }
 960
 961 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
 962                                u32 opts)
 963 {
 964         dma_addr_t cmd_tbl_dma;
 965
 966         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
 967
 968         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
 969         pp->cmd_slot[tag].status = 0;
 970         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
 971         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
 972 }
 973
 974 static int ahci_kick_engine(struct ata_port *ap, int force_restart)
 975 {
 976         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
 977         struct ahci_host_priv *hpriv = ap->host->private_data;
 978         u32 tmp;
 979         int busy, rc;
 980
 981         /* do we need to kick the port? */
 982         busy = ahci_check_status(ap) & (ATA_BUSY | ATA_DRQ);
 983         if (!busy && !force_restart)
 984                 return 0;
 985
 986         /* stop engine */
 987         rc = ahci_stop_engine(ap);
 988         if (rc)
 989                 goto out_restart;
 990
 991         /* need to do CLO? */
 992         if (!busy) {
 993                 rc = 0;
 994                 goto out_restart;
 995         }
 996
 997         if (!(hpriv->cap & HOST_CAP_CLO)) {
 998                 rc = -EOPNOTSUPP;
 999                 goto out_restart;
1000         }
1001
1002         /* perform CLO */
1003         tmp = readl(port_mmio + PORT_CMD);
1004         tmp |= PORT_CMD_CLO;
1005         writel(tmp, port_mmio + PORT_CMD);
1006
1007         rc = 0;
1008         tmp = ata_wait_register(port_mmio + PORT_CMD,
1009                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
1010         if (tmp & PORT_CMD_CLO)
1011                 rc = -EIO;
1012
1013         /* restart engine */
1014  out_restart:
1015         ahci_start_engine(ap);
1016         return rc;
1017 }
1018
1019 static int ahci_exec_polled_cmd(struct ata_port *ap, int pmp,
1020                                 struct ata_taskfile *tf, int is_cmd, u16 flags,
1021                                 unsigned long timeout_msec)
1022 {
1023         const u32 cmd_fis_len = 5; /* five dwords */
1024         struct ahci_port_priv *pp = ap->private_data;
1025         void __iomem *port_mmio = ahci_port_base(ap);
1026         u8 *fis = pp->cmd_tbl;
1027         u32 tmp;
1028
1029         /* prep the command */
1030         ata_tf_to_fis(tf, pmp, is_cmd, fis);
1031         ahci_fill_cmd_slot(pp, 0, cmd_fis_len | flags | (pmp << 12));
1032
1033         /* issue & wait */
1034         writel(1, port_mmio + PORT_CMD_ISSUE);
1035
1036         if (timeout_msec) {
1037                 tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1,
1038                                         1, timeout_msec);
1039                 if (tmp & 0x1) {
1040                         ahci_kick_engine(ap, 1);
1041                         return -EBUSY;
1042                 }
1043         } else
1044                 readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1045
1046         return 0;
1047 }
1048
1049 static int ahci_do_softreset(struct ata_link *link, unsigned int *class,
1050                              int pmp, unsigned long deadline)
1051 {
1052         struct ata_port *ap = link->ap;
1053         const char *reason = NULL;
1054         unsigned long now, msecs;
1055         struct ata_taskfile tf;
1056         int rc;
1057
1058         DPRINTK("ENTER\n");
1059
1060         if (ata_link_offline(link)) {
1061                 DPRINTK("PHY reports no device\n");
1062                 *class = ATA_DEV_NONE;
1063                 return 0;
1064         }
1065
1066         /* prepare for SRST (AHCI-1.1 10.4.1) */
1067         rc = ahci_kick_engine(ap, 1);
1068         if (rc)
1069                 ata_link_printk(link, KERN_WARNING,
1070                                 "failed to reset engine (errno=%d)", rc);
1071
1072         ata_tf_init(link->device, &tf);
1073
1074         /* issue the first D2H Register FIS */
1075         msecs = 0;
1076         now = jiffies;
1077         if (time_after(now, deadline))
1078                 msecs = jiffies_to_msecs(deadline - now);
1079
1080         tf.ctl |= ATA_SRST;
1081         if (ahci_exec_polled_cmd(ap, pmp, &tf, 0,
1082                                  AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY, msecs)) {
1083                 rc = -EIO;
1084                 reason = "1st FIS failed";
1085                 goto fail;
1086         }
1087
1088         /* spec says at least 5us, but be generous and sleep for 1ms */
1089         msleep(1);
1090
1091         /* issue the second D2H Register FIS */
1092         tf.ctl &= ~ATA_SRST;
1093         ahci_exec_polled_cmd(ap, pmp, &tf, 0, 0, 0);
1094
1095         /* spec mandates ">= 2ms" before checking status.
1096          * We wait 150ms, because that was the magic delay used for
1097          * ATAPI devices in Hale Landis's ATADRVR, for the period of time
1098          * between when the ATA command register is written, and then
1099          * status is checked.  Because waiting for "a while" before
1100          * checking status is fine, post SRST, we perform this magic
1101          * delay here as well.
1102          */
1103         msleep(150);
1104
1105         rc = ata_wait_ready(ap, deadline);
1106         /* link occupied, -ENODEV too is an error */
1107         if (rc) {
1108                 reason = "device not ready";
1109                 goto fail;
1110         }
1111         *class = ahci_dev_classify(ap);
1112
1113         DPRINTK("EXIT, class=%u\n", *class);
1114         return 0;
1115
1116  fail:
1117         ata_link_printk(link, KERN_ERR, "softreset failed (%s)\n", reason);
1118         return rc;
1119 }
1120
1121 static int ahci_softreset(struct ata_link *link, unsigned int *class,
1122                           unsigned long deadline)
1123 {
1124         return ahci_do_softreset(link, class, 0, deadline);
1125 }
1126
1127 static int ahci_hardreset(struct ata_link *link, unsigned int *class,
1128                           unsigned long deadline)
1129 {
1130         struct ata_port *ap = link->ap;
1131         struct ahci_port_priv *pp = ap->private_data;
1132         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1133         struct ata_taskfile tf;
1134         int rc;
1135
1136         DPRINTK("ENTER\n");
1137
1138         ahci_stop_engine(ap);
1139
1140         /* clear D2H reception area to properly wait for D2H FIS */
1141         ata_tf_init(link->device, &tf);
1142         tf.command = 0x80;
1143         ata_tf_to_fis(&tf, 0, 0, d2h_fis);
1144
1145         rc = sata_std_hardreset(link, class, deadline);
1146
1147         ahci_start_engine(ap);
1148
1149         if (rc == 0 && ata_link_online(link))
1150                 *class = ahci_dev_classify(ap);
1151         if (*class == ATA_DEV_UNKNOWN)
1152                 *class = ATA_DEV_NONE;
1153
1154         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1155         return rc;
1156 }
1157
1158 static int ahci_vt8251_hardreset(struct ata_link *link, unsigned int *class,
1159                                  unsigned long deadline)
1160 {
1161         struct ata_port *ap = link->ap;
1162         u32 serror;
1163         int rc;
1164
1165         DPRINTK("ENTER\n");
1166
1167         ahci_stop_engine(ap);
1168
1169         rc = sata_link_hardreset(link, sata_ehc_deb_timing(&link->eh_context),
1170                                  deadline);
1171
1172         /* vt8251 needs SError cleared for the port to operate */
1173         ahci_scr_read(ap, SCR_ERROR, &serror);
1174         ahci_scr_write(ap, SCR_ERROR, serror);
1175
1176         ahci_start_engine(ap);
1177
1178         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1179
1180         /* vt8251 doesn't clear BSY on signature FIS reception,
1181          * request follow-up softreset.
1182          */
1183         return rc ?: -EAGAIN;
1184 }
1185
1186 static void ahci_postreset(struct ata_link *link, unsigned int *class)
1187 {
1188         struct ata_port *ap = link->ap;
1189         void __iomem *port_mmio = ahci_port_base(ap);
1190         u32 new_tmp, tmp;
1191
1192         ata_std_postreset(link, class);
1193
1194         /* Make sure port's ATAPI bit is set appropriately */
1195         new_tmp = tmp = readl(port_mmio + PORT_CMD);
1196         if (*class == ATA_DEV_ATAPI)
1197                 new_tmp |= PORT_CMD_ATAPI;
1198         else
1199                 new_tmp &= ~PORT_CMD_ATAPI;
1200         if (new_tmp != tmp) {
1201                 writel(new_tmp, port_mmio + PORT_CMD);
1202                 readl(port_mmio + PORT_CMD); /* flush */
1203         }
1204 }
1205
1206 static u8 ahci_check_status(struct ata_port *ap)
1207 {
1208         void __iomem *mmio = ap->ioaddr.cmd_addr;
1209
1210         return readl(mmio + PORT_TFDATA) & 0xFF;
1211 }
1212
1213 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
1214 {
1215         struct ahci_port_priv *pp = ap->private_data;
1216         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1217
1218         ata_tf_from_fis(d2h_fis, tf);
1219 }
1220
1221 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
1222 {
1223         struct scatterlist *sg;
1224         struct ahci_sg *ahci_sg;
1225         unsigned int n_sg = 0;
1226
1227         VPRINTK("ENTER\n");
1228
1229         /*
1230          * Next, the S/G list.
1231          */
1232         ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
1233         ata_for_each_sg(sg, qc) {
1234                 dma_addr_t addr = sg_dma_address(sg);
1235                 u32 sg_len = sg_dma_len(sg);
1236
1237                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
1238                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1239                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
1240
1241                 ahci_sg++;
1242                 n_sg++;
1243         }
1244
1245         return n_sg;
1246 }
1247
1248 static void ahci_qc_prep(struct ata_queued_cmd *qc)
1249 {
1250         struct ata_port *ap = qc->ap;
1251         struct ahci_port_priv *pp = ap->private_data;
1252         int is_atapi = is_atapi_taskfile(&qc->tf);
1253         void *cmd_tbl;
1254         u32 opts;
1255         const u32 cmd_fis_len = 5; /* five dwords */
1256         unsigned int n_elem;
1257
1258         /*
1259          * Fill in command table information.  First, the header,
1260          * a SATA Register - Host to Device command FIS.
1261          */
1262         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
1263
1264         ata_tf_to_fis(&qc->tf, 0, 1, cmd_tbl);
1265         if (is_atapi) {
1266                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
1267                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
1268         }
1269
1270         n_elem = 0;
1271         if (qc->flags & ATA_QCFLAG_DMAMAP)
1272                 n_elem = ahci_fill_sg(qc, cmd_tbl);
1273
1274         /*
1275          * Fill in command slot information.
1276          */
1277         opts = cmd_fis_len | n_elem << 16;
1278         if (qc->tf.flags & ATA_TFLAG_WRITE)
1279                 opts |= AHCI_CMD_WRITE;
1280         if (is_atapi)
1281                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
1282
1283         ahci_fill_cmd_slot(pp, qc->tag, opts);
1284 }
1285
1286 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
1287 {
1288         struct ahci_port_priv *pp = ap->private_data;
1289         struct ata_eh_info *ehi = &ap->link.eh_info;
1290         unsigned int err_mask = 0, action = 0;
1291         struct ata_queued_cmd *qc;
1292         u32 serror;
1293
1294         ata_ehi_clear_desc(ehi);
1295
1296         /* AHCI needs SError cleared; otherwise, it might lock up */
1297         ahci_scr_read(ap, SCR_ERROR, &serror);
1298         ahci_scr_write(ap, SCR_ERROR, serror);
1299
1300         /* analyze @irq_stat */
1301         ata_ehi_push_desc(ehi, "irq_stat 0x%08x", irq_stat);
1302
1303         /* some controllers set IRQ_IF_ERR on device errors, ignore it */
1304         if (ap->flags & AHCI_FLAG_IGN_IRQ_IF_ERR)
1305                 irq_stat &= ~PORT_IRQ_IF_ERR;
1306
1307         if (irq_stat & PORT_IRQ_TF_ERR) {
1308                 err_mask |= AC_ERR_DEV;
1309                 if (ap->flags & AHCI_FLAG_IGN_SERR_INTERNAL)
1310                         serror &= ~SERR_INTERNAL;
1311         }
1312
1313         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
1314                 err_mask |= AC_ERR_HOST_BUS;
1315                 action |= ATA_EH_SOFTRESET;
1316         }
1317
1318         if (irq_stat & PORT_IRQ_IF_ERR) {
1319                 err_mask |= AC_ERR_ATA_BUS;
1320                 action |= ATA_EH_SOFTRESET;
1321                 ata_ehi_push_desc(ehi, "interface fatal error");
1322         }
1323
1324         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
1325                 ata_ehi_hotplugged(ehi);
1326                 ata_ehi_push_desc(ehi, "%s", irq_stat & PORT_IRQ_CONNECT ?
1327                         "connection status changed" : "PHY RDY changed");
1328         }
1329
1330         if (irq_stat & PORT_IRQ_UNK_FIS) {
1331                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
1332
1333                 err_mask |= AC_ERR_HSM;
1334                 action |= ATA_EH_SOFTRESET;
1335                 ata_ehi_push_desc(ehi, "unknown FIS %08x %08x %08x %08x",
1336                                   unk[0], unk[1], unk[2], unk[3]);
1337         }
1338
1339         /* okay, let's hand over to EH */
1340         ehi->serror |= serror;
1341         ehi->action |= action;
1342
1343         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1344         if (qc)
1345                 qc->err_mask |= err_mask;
1346         else
1347                 ehi->err_mask |= err_mask;
1348
1349         if (irq_stat & PORT_IRQ_FREEZE)
1350                 ata_port_freeze(ap);
1351         else
1352                 ata_port_abort(ap);
1353 }
1354
1355 static void ahci_port_intr(struct ata_port *ap)
1356 {
1357         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
1358         struct ata_eh_info *ehi = &ap->link.eh_info;
1359         struct ahci_port_priv *pp = ap->private_data;
1360         u32 status, qc_active;
1361         int rc, known_irq = 0;
1362
1363         status = readl(port_mmio + PORT_IRQ_STAT);
1364         writel(status, port_mmio + PORT_IRQ_STAT);
1365
1366         if (unlikely(status & PORT_IRQ_ERROR)) {
1367                 ahci_error_intr(ap, status);
1368                 return;
1369         }
1370
1371         if (ap->link.sactive)
1372                 qc_active = readl(port_mmio + PORT_SCR_ACT);
1373         else
1374                 qc_active = readl(port_mmio + PORT_CMD_ISSUE);
1375
1376         rc = ata_qc_complete_multiple(ap, qc_active, NULL);
1377         if (rc > 0)
1378                 return;
1379         if (rc < 0) {
1380                 ehi->err_mask |= AC_ERR_HSM;
1381                 ehi->action |= ATA_EH_SOFTRESET;
1382                 ata_port_freeze(ap);
1383                 return;
1384         }
1385
1386         /* hmmm... a spurious interupt */
1387
1388         /* if !NCQ, ignore.  No modern ATA device has broken HSM
1389          * implementation for non-NCQ commands.
1390          */
1391         if (!ap->link.sactive)
1392                 return;
1393
1394         if (status & PORT_IRQ_D2H_REG_FIS) {
1395                 if (!pp->ncq_saw_d2h)
1396                         ata_port_printk(ap, KERN_INFO,
1397                                 "D2H reg with I during NCQ, "
1398                                 "this message won't be printed again\n");
1399                 pp->ncq_saw_d2h = 1;
1400                 known_irq = 1;
1401         }
1402
1403         if (status & PORT_IRQ_DMAS_FIS) {
1404                 if (!pp->ncq_saw_dmas)
1405                         ata_port_printk(ap, KERN_INFO,
1406                                 "DMAS FIS during NCQ, "
1407                                 "this message won't be printed again\n");
1408                 pp->ncq_saw_dmas = 1;
1409                 known_irq = 1;
1410         }
1411
1412         if (status & PORT_IRQ_SDB_FIS) {
1413                 const __le32 *f = pp->rx_fis + RX_FIS_SDB;
1414
1415                 if (le32_to_cpu(f[1])) {
1416                         /* SDB FIS containing spurious completions
1417                          * might be dangerous, whine and fail commands
1418                          * with HSM violation.  EH will turn off NCQ
1419                          * after several such failures.
1420                          */
1421                         ata_ehi_push_desc(ehi,
1422                                 "spurious completions during NCQ "
1423                                 "issue=0x%x SAct=0x%x FIS=%08x:%08x",
1424                                 readl(port_mmio + PORT_CMD_ISSUE),
1425                                 readl(port_mmio + PORT_SCR_ACT),
1426                                 le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1427                         ehi->err_mask |= AC_ERR_HSM;
1428                         ehi->action |= ATA_EH_SOFTRESET;
1429                         ata_port_freeze(ap);
1430                 } else {
1431                         if (!pp->ncq_saw_sdb)
1432                                 ata_port_printk(ap, KERN_INFO,
1433                                         "spurious SDB FIS %08x:%08x during NCQ, "
1434                                         "this message won't be printed again\n",
1435                                         le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1436                         pp->ncq_saw_sdb = 1;
1437                 }
1438                 known_irq = 1;
1439         }
1440
1441         if (!known_irq)
1442                 ata_port_printk(ap, KERN_INFO, "spurious interrupt "
1443                                 "(irq_stat 0x%x active_tag 0x%x sactive 0x%x)\n",
1444                                 status, ap->link.active_tag, ap->link.sactive);
1445 }
1446
1447 static void ahci_irq_clear(struct ata_port *ap)
1448 {
1449         /* TODO */
1450 }
1451
1452 static irqreturn_t ahci_interrupt(int irq, void *dev_instance)
1453 {
1454         struct ata_host *host = dev_instance;
1455         struct ahci_host_priv *hpriv;
1456         unsigned int i, handled = 0;
1457         void __iomem *mmio;
1458         u32 irq_stat, irq_ack = 0;
1459
1460         VPRINTK("ENTER\n");
1461
1462         hpriv = host->private_data;
1463         mmio = host->iomap[AHCI_PCI_BAR];
1464
1465         /* sigh.  0xffffffff is a valid return from h/w */
1466         irq_stat = readl(mmio + HOST_IRQ_STAT);
1467         irq_stat &= hpriv->port_map;
1468         if (!irq_stat)
1469                 return IRQ_NONE;
1470
1471         spin_lock(&host->lock);
1472
1473         for (i = 0; i < host->n_ports; i++) {
1474                 struct ata_port *ap;
1475
1476                 if (!(irq_stat & (1 << i)))
1477                         continue;
1478
1479                 ap = host->ports[i];
1480                 if (ap) {
1481                         ahci_port_intr(ap);
1482                         VPRINTK("port %u\n", i);
1483                 } else {
1484                         VPRINTK("port %u (no irq)\n", i);
1485                         if (ata_ratelimit())
1486                                 dev_printk(KERN_WARNING, host->dev,
1487                                         "interrupt on disabled port %u\n", i);
1488                 }
1489
1490                 irq_ack |= (1 << i);
1491         }
1492
1493         if (irq_ack) {
1494                 writel(irq_ack, mmio + HOST_IRQ_STAT);
1495                 handled = 1;
1496         }
1497
1498         spin_unlock(&host->lock);
1499
1500         VPRINTK("EXIT\n");
1501
1502         return IRQ_RETVAL(handled);
1503 }
1504
1505 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
1506 {
1507         struct ata_port *ap = qc->ap;
1508         void __iomem *port_mmio = ahci_port_base(ap);
1509
1510         if (qc->tf.protocol == ATA_PROT_NCQ)
1511                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
1512         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
1513         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1514
1515         return 0;
1516 }
1517
1518 static void ahci_freeze(struct ata_port *ap)
1519 {
1520         void __iomem *port_mmio = ahci_port_base(ap);
1521
1522         /* turn IRQ off */
1523         writel(0, port_mmio + PORT_IRQ_MASK);
1524 }
1525
1526 static void ahci_thaw(struct ata_port *ap)
1527 {
1528         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1529         void __iomem *port_mmio = ahci_port_base(ap);
1530         u32 tmp;
1531
1532         /* clear IRQ */
1533         tmp = readl(port_mmio + PORT_IRQ_STAT);
1534         writel(tmp, port_mmio + PORT_IRQ_STAT);
1535         writel(1 << ap->port_no, mmio + HOST_IRQ_STAT);
1536
1537         /* turn IRQ back on */
1538         writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
1539 }
1540
1541 static void ahci_error_handler(struct ata_port *ap)
1542 {
1543         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1544                 /* restart engine */
1545                 ahci_stop_engine(ap);
1546                 ahci_start_engine(ap);
1547         }
1548
1549         /* perform recovery */
1550         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_hardreset,
1551                   ahci_postreset);
1552 }
1553
1554 static void ahci_vt8251_error_handler(struct ata_port *ap)
1555 {
1556         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1557                 /* restart engine */
1558                 ahci_stop_engine(ap);
1559                 ahci_start_engine(ap);
1560         }
1561
1562         /* perform recovery */
1563         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_vt8251_hardreset,
1564                   ahci_postreset);
1565 }
1566
1567 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
1568 {
1569         struct ata_port *ap = qc->ap;
1570
1571         /* make DMA engine forget about the failed command */
1572         if (qc->flags & ATA_QCFLAG_FAILED)
1573                 ahci_kick_engine(ap, 1);
1574 }
1575
1576 static int ahci_port_resume(struct ata_port *ap)
1577 {
1578         ahci_power_up(ap);
1579         ahci_start_port(ap);
1580
1581         return 0;
1582 }
1583
1584 #ifdef CONFIG_PM
1585 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg)
1586 {
1587         const char *emsg = NULL;
1588         int rc;
1589
1590         rc = ahci_deinit_port(ap, &emsg);
1591         if (rc == 0)
1592                 ahci_power_down(ap);
1593         else {
1594                 ata_port_printk(ap, KERN_ERR, "%s (%d)\n", emsg, rc);
1595                 ahci_start_port(ap);
1596         }
1597
1598         return rc;
1599 }
1600
1601 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1602 {
1603         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1604         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1605         u32 ctl;
1606
1607         if (mesg.event == PM_EVENT_SUSPEND) {
1608                 /* AHCI spec rev1.1 section 8.3.3:
1609                  * Software must disable interrupts prior to requesting a
1610                  * transition of the HBA to D3 state.
1611                  */
1612                 ctl = readl(mmio + HOST_CTL);
1613                 ctl &= ~HOST_IRQ_EN;
1614                 writel(ctl, mmio + HOST_CTL);
1615                 readl(mmio + HOST_CTL); /* flush */
1616         }
1617
1618         return ata_pci_device_suspend(pdev, mesg);
1619 }
1620
1621 static int ahci_pci_device_resume(struct pci_dev *pdev)
1622 {
1623         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1624         int rc;
1625
1626         rc = ata_pci_device_do_resume(pdev);
1627         if (rc)
1628                 return rc;
1629
1630         if (pdev->dev.power.power_state.event == PM_EVENT_SUSPEND) {
1631                 rc = ahci_reset_controller(host);
1632                 if (rc)
1633                         return rc;
1634
1635                 ahci_init_controller(host);
1636         }
1637
1638         ata_host_resume(host);
1639
1640         return 0;
1641 }
1642 #endif
1643
1644 static int ahci_port_start(struct ata_port *ap)
1645 {
1646         struct device *dev = ap->host->dev;
1647         struct ahci_port_priv *pp;
1648         void *mem;
1649         dma_addr_t mem_dma;
1650         int rc;
1651
1652         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1653         if (!pp)
1654                 return -ENOMEM;
1655
1656         rc = ata_pad_alloc(ap, dev);
1657         if (rc)
1658                 return rc;
1659
1660         mem = dmam_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma,
1661                                   GFP_KERNEL);
1662         if (!mem)
1663                 return -ENOMEM;
1664         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
1665
1666         /*
1667          * First item in chunk of DMA memory: 32-slot command table,
1668          * 32 bytes each in size
1669          */
1670         pp->cmd_slot = mem;
1671         pp->cmd_slot_dma = mem_dma;
1672
1673         mem += AHCI_CMD_SLOT_SZ;
1674         mem_dma += AHCI_CMD_SLOT_SZ;
1675
1676         /*
1677          * Second item: Received-FIS area
1678          */
1679         pp->rx_fis = mem;
1680         pp->rx_fis_dma = mem_dma;
1681
1682         mem += AHCI_RX_FIS_SZ;
1683         mem_dma += AHCI_RX_FIS_SZ;
1684
1685         /*
1686          * Third item: data area for storing a single command
1687          * and its scatter-gather table
1688          */
1689         pp->cmd_tbl = mem;
1690         pp->cmd_tbl_dma = mem_dma;
1691
1692         ap->private_data = pp;
1693
1694         /* engage engines, captain */
1695         return ahci_port_resume(ap);
1696 }
1697
1698 static void ahci_port_stop(struct ata_port *ap)
1699 {
1700         const char *emsg = NULL;
1701         int rc;
1702
1703         /* de-initialize port */
1704         rc = ahci_deinit_port(ap, &emsg);
1705         if (rc)
1706                 ata_port_printk(ap, KERN_WARNING, "%s (%d)\n", emsg, rc);
1707 }
1708
1709 static int ahci_configure_dma_masks(struct pci_dev *pdev, int using_dac)
1710 {
1711         int rc;
1712
1713         if (using_dac &&
1714             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
1715                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
1716                 if (rc) {
1717                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1718                         if (rc) {
1719                                 dev_printk(KERN_ERR, &pdev->dev,
1720                                            "64-bit DMA enable failed\n");
1721                                 return rc;
1722                         }
1723                 }
1724         } else {
1725                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
1726                 if (rc) {
1727                         dev_printk(KERN_ERR, &pdev->dev,
1728                                    "32-bit DMA enable failed\n");
1729                         return rc;
1730                 }
1731                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1732                 if (rc) {
1733                         dev_printk(KERN_ERR, &pdev->dev,
1734                                    "32-bit consistent DMA enable failed\n");
1735                         return rc;
1736                 }
1737         }
1738         return 0;
1739 }
1740
1741 static void ahci_print_info(struct ata_host *host)
1742 {
1743         struct ahci_host_priv *hpriv = host->private_data;
1744         struct pci_dev *pdev = to_pci_dev(host->dev);
1745         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1746         u32 vers, cap, impl, speed;
1747         const char *speed_s;
1748         u16 cc;
1749         const char *scc_s;
1750
1751         vers = readl(mmio + HOST_VERSION);
1752         cap = hpriv->cap;
1753         impl = hpriv->port_map;
1754
1755         speed = (cap >> 20) & 0xf;
1756         if (speed == 1)
1757                 speed_s = "1.5";
1758         else if (speed == 2)
1759                 speed_s = "3";
1760         else
1761                 speed_s = "?";
1762
1763         pci_read_config_word(pdev, 0x0a, &cc);
1764         if (cc == PCI_CLASS_STORAGE_IDE)
1765                 scc_s = "IDE";
1766         else if (cc == PCI_CLASS_STORAGE_SATA)
1767                 scc_s = "SATA";
1768         else if (cc == PCI_CLASS_STORAGE_RAID)
1769                 scc_s = "RAID";
1770         else
1771                 scc_s = "unknown";
1772
1773         dev_printk(KERN_INFO, &pdev->dev,
1774                 "AHCI %02x%02x.%02x%02x "
1775                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1776                 ,
1777
1778                 (vers >> 24) & 0xff,
1779                 (vers >> 16) & 0xff,
1780                 (vers >> 8) & 0xff,
1781                 vers & 0xff,
1782
1783                 ((cap >> 8) & 0x1f) + 1,
1784                 (cap & 0x1f) + 1,
1785                 speed_s,
1786                 impl,
1787                 scc_s);
1788
1789         dev_printk(KERN_INFO, &pdev->dev,
1790                 "flags: "
1791                 "%s%s%s%s%s%s%s"
1792                 "%s%s%s%s%s%s%s\n"
1793                 ,
1794
1795                 cap & (1 << 31) ? "64bit " : "",
1796                 cap & (1 << 30) ? "ncq " : "",
1797                 cap & (1 << 29) ? "sntf " : "",
1798                 cap & (1 << 28) ? "ilck " : "",
1799                 cap & (1 << 27) ? "stag " : "",
1800                 cap & (1 << 26) ? "pm " : "",
1801                 cap & (1 << 25) ? "led " : "",
1802
1803                 cap & (1 << 24) ? "clo " : "",
1804                 cap & (1 << 19) ? "nz " : "",
1805                 cap & (1 << 18) ? "only " : "",
1806                 cap & (1 << 17) ? "pmp " : "",
1807                 cap & (1 << 15) ? "pio " : "",
1808                 cap & (1 << 14) ? "slum " : "",
1809                 cap & (1 << 13) ? "part " : ""
1810                 );
1811 }
1812
1813 static int ahci_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
1814 {
1815         static int printed_version;
1816         struct ata_port_info pi = ahci_port_info[ent->driver_data];
1817         const struct ata_port_info *ppi[] = { &pi, NULL };
1818         struct device *dev = &pdev->dev;
1819         struct ahci_host_priv *hpriv;
1820         struct ata_host *host;
1821         int i, rc;
1822
1823         VPRINTK("ENTER\n");
1824
1825         WARN_ON(ATA_MAX_QUEUE > AHCI_MAX_CMDS);
1826
1827         if (!printed_version++)
1828                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1829
1830         /* acquire resources */
1831         rc = pcim_enable_device(pdev);
1832         if (rc)
1833                 return rc;
1834
1835         rc = pcim_iomap_regions(pdev, 1 << AHCI_PCI_BAR, DRV_NAME);
1836         if (rc == -EBUSY)
1837                 pcim_pin_device(pdev);
1838         if (rc)
1839                 return rc;
1840
1841         if ((pi.flags & AHCI_FLAG_NO_MSI) || pci_enable_msi(pdev))
1842                 pci_intx(pdev, 1);
1843
1844         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1845         if (!hpriv)
1846                 return -ENOMEM;
1847
1848         /* save initial config */
1849         ahci_save_initial_config(pdev, &pi, hpriv);
1850
1851         /* prepare host */
1852         if (hpriv->cap & HOST_CAP_NCQ)
1853                 pi.flags |= ATA_FLAG_NCQ;
1854
1855         host = ata_host_alloc_pinfo(&pdev->dev, ppi, fls(hpriv->port_map));
1856         if (!host)
1857                 return -ENOMEM;
1858         host->iomap = pcim_iomap_table(pdev);
1859         host->private_data = hpriv;
1860
1861         for (i = 0; i < host->n_ports; i++) {
1862                 struct ata_port *ap = host->ports[i];
1863                 void __iomem *port_mmio = ahci_port_base(ap);
1864
1865                 /* standard SATA port setup */
1866                 if (hpriv->port_map & (1 << i))
1867                         ap->ioaddr.cmd_addr = port_mmio;
1868
1869                 /* disabled/not-implemented port */
1870                 else
1871                         ap->ops = &ata_dummy_port_ops;
1872         }
1873
1874         /* initialize adapter */
1875         rc = ahci_configure_dma_masks(pdev, hpriv->cap & HOST_CAP_64);
1876         if (rc)
1877                 return rc;
1878
1879         rc = ahci_reset_controller(host);
1880         if (rc)
1881                 return rc;
1882
1883         ahci_init_controller(host);
1884         ahci_print_info(host);
1885
1886         pci_set_master(pdev);
1887         return ata_host_activate(host, pdev->irq, ahci_interrupt, IRQF_SHARED,
1888                                  &ahci_sht);
1889 }
1890
1891 static int __init ahci_init(void)
1892 {
1893         return pci_register_driver(&ahci_pci_driver);
1894 }
1895
1896 static void __exit ahci_exit(void)
1897 {
1898         pci_unregister_driver(&ahci_pci_driver);
1899 }
1900
1901
1902 MODULE_AUTHOR("Jeff Garzik");
1903 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1904 MODULE_LICENSE("GPL");
1905 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1906 MODULE_VERSION(DRV_VERSION);
1907
1908 module_init(ahci_init);
1909 module_exit(ahci_exit);