drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 #include <linux/config.h>
  27 #include <linux/crc32.h>
  28 #include <linux/kernel.h>
  29 #include <linux/version.h>
  30 #include <linux/module.h>
  31 #include <linux/netdevice.h>
  32 #include <linux/dma-mapping.h>
  33 #include <linux/etherdevice.h>
  34 #include <linux/ethtool.h>
  35 #include <linux/pci.h>
  36 #include <linux/ip.h>
  37 #include <linux/tcp.h>
  38 #include <linux/in.h>
  39 #include <linux/delay.h>
  40 #include <linux/workqueue.h>
  41 #include <linux/if_vlan.h>
  42 #include <linux/prefetch.h>
  43 #include <linux/mii.h>
  44
  45 #include <asm/irq.h>
  46
  47 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  48 #define SKY2_VLAN_TAG_USED 1
  49 #endif
  50
  51 #include "sky2.h"
  52
  53 #define DRV_NAME                "sky2"
  54 #define DRV_VERSION             "1.2"
  55 #define PFX                     DRV_NAME " "
  56
  57 /*
  58  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  59  * that are organized into three (receive, transmit, status) different rings
  60  * similar to Tigon3. A transmit can require several elements;
  61  * a receive requires one (or two if using 64 bit dma).
  62  */
  63
  64 #define RX_LE_SIZE              512
  65 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  66 #define RX_MAX_PENDING          (RX_LE_SIZE/2 - 2)
  67 #define RX_DEF_PENDING          RX_MAX_PENDING
  68 #define RX_SKB_ALIGN            8
  69
  70 #define TX_RING_SIZE            512
  71 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  72 #define TX_MIN_PENDING          64
  73 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  74
  75 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  76 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  77 #define ETH_JUMBO_MTU           9000
  78 #define TX_WATCHDOG             (5 * HZ)
  79 #define NAPI_WEIGHT             64
  80 #define PHY_RETRIES             1000
  81
  82 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  83
  84 static const u32 default_msg =
  85     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  86     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  87     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  88
  89 static int debug = -1;          /* defaults above */
  90 module_param(debug, int, 0);
  91 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  92
  93 static int copybreak __read_mostly = 256;
  94 module_param(copybreak, int, 0);
  95 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  96
  97 static int disable_msi = 0;
  98 module_param(disable_msi, int, 0);
  99 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 100
 101 static int idle_timeout = 100;
 102 module_param(idle_timeout, int, 0);
 103 MODULE_PARM_DESC(idle_timeout, "Idle timeout workaround for lost interrupts (ms)");
 104
 105 static const struct pci_device_id sky2_id_table[] = {
 106         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) },
 107         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) },
 108         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) },
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) },
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) },
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) },
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) },
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) },
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) },
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) },
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) },
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) },
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) },
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) },
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) },
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) },
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) },
 123         { 0 }
 124 };
 125
 126 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 127
 128 /* Avoid conditionals by using array */
 129 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 130 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 131
 132 /* This driver supports yukon2 chipset only */
 133 static const char *yukon2_name[] = {
 134         "XL",           /* 0xb3 */
 135         "EC Ultra",     /* 0xb4 */
 136         "UNKNOWN",      /* 0xb5 */
 137         "EC",           /* 0xb6 */
 138         "FE",           /* 0xb7 */
 139 };
 140
 141 /* Access to external PHY */
 142 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 143 {
 144         int i;
 145
 146         gma_write16(hw, port, GM_SMI_DATA, val);
 147         gma_write16(hw, port, GM_SMI_CTRL,
 148                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 149
 150         for (i = 0; i < PHY_RETRIES; i++) {
 151                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 152                         return 0;
 153                 udelay(1);
 154         }
 155
 156         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 157         return -ETIMEDOUT;
 158 }
 159
 160 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 161 {
 162         int i;
 163
 164         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 165                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 166
 167         for (i = 0; i < PHY_RETRIES; i++) {
 168                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 169                         *val = gma_read16(hw, port, GM_SMI_DATA);
 170                         return 0;
 171                 }
 172
 173                 udelay(1);
 174         }
 175
 176         return -ETIMEDOUT;
 177 }
 178
 179 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 180 {
 181         u16 v;
 182
 183         if (__gm_phy_read(hw, port, reg, &v) != 0)
 184                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 185         return v;
 186 }
 187
 188 static int sky2_set_power_state(struct sky2_hw *hw, pci_power_t state)
 189 {
 190         u16 power_control;
 191         u32 reg1;
 192         int vaux;
 193         int ret = 0;
 194
 195         pr_debug("sky2_set_power_state %d\n", state);
 196         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 197
 198         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_PMC);
 199         vaux = (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 200                 (power_control & PCI_PM_CAP_PME_D3cold);
 201
 202         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_CTRL);
 203
 204         power_control |= PCI_PM_CTRL_PME_STATUS;
 205         power_control &= ~(PCI_PM_CTRL_STATE_MASK);
 206
 207         switch (state) {
 208         case PCI_D0:
 209                 /* switch power to VCC (WA for VAUX problem) */
 210                 sky2_write8(hw, B0_POWER_CTRL,
 211                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 212
 213                 /* disable Core Clock Division, */
 214                 sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 215
 216                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 217                         /* enable bits are inverted */
 218                         sky2_write8(hw, B2_Y2_CLK_GATE,
 219                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 220                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 221                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 222                 else
 223                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 224
 225                 /* Turn off phy power saving */
 226                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 227                 reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 228
 229                 /* looks like this XL is back asswards .. */
 230                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1) {
 231                         reg1 |= PCI_Y2_PHY1_COMA;
 232                         if (hw->ports > 1)
 233                                 reg1 |= PCI_Y2_PHY2_COMA;
 234                 }
 235
 236                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 237                         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 238                         reg1 = sky2_pci_read32(hw, PCI_DEV_REG4);
 239                         reg1 &= P_ASPM_CONTROL_MSK;
 240                         sky2_pci_write32(hw, PCI_DEV_REG4, reg1);
 241                         sky2_pci_write32(hw, PCI_DEV_REG5, 0);
 242                 }
 243
 244                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 245
 246                 break;
 247
 248         case PCI_D3hot:
 249         case PCI_D3cold:
 250                 /* Turn on phy power saving */
 251                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 252                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 253                         reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 254                 else
 255                         reg1 |= (PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 256                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 257
 258                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 259                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 260                 else
 261                         /* enable bits are inverted */
 262                         sky2_write8(hw, B2_Y2_CLK_GATE,
 263                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 264                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 265                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 266
 267                 /* switch power to VAUX */
 268                 if (vaux && state != PCI_D3cold)
 269                         sky2_write8(hw, B0_POWER_CTRL,
 270                                     (PC_VAUX_ENA | PC_VCC_ENA |
 271                                      PC_VAUX_ON | PC_VCC_OFF));
 272                 break;
 273         default:
 274                 printk(KERN_ERR PFX "Unknown power state %d\n", state);
 275                 ret = -1;
 276         }
 277
 278         sky2_pci_write16(hw, hw->pm_cap + PCI_PM_CTRL, power_control);
 279         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 280         return ret;
 281 }
 282
 283 static void sky2_phy_reset(struct sky2_hw *hw, unsigned port)
 284 {
 285         u16 reg;
 286
 287         /* disable all GMAC IRQ's */
 288         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 289         /* disable PHY IRQs */
 290         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 291
 292         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 293         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 294         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 295         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 296
 297         reg = gma_read16(hw, port, GM_RX_CTRL);
 298         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 299         gma_write16(hw, port, GM_RX_CTRL, reg);
 300 }
 301
 302 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 303 {
 304         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 305         u16 ctrl, ct1000, adv, pg, ledctrl, ledover;
 306
 307         if (sky2->autoneg == AUTONEG_ENABLE &&
 308             (hw->chip_id != CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 309                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 310
 311                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 312                            PHY_M_EC_MAC_S_MSK);
 313                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 314
 315                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 316                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 317                 else
 318                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 319
 320                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 321         }
 322
 323         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 324         if (hw->copper) {
 325                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 326                         /* enable automatic crossover */
 327                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 328                 } else {
 329                         /* disable energy detect */
 330                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 331
 332                         /* enable automatic crossover */
 333                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 334
 335                         if (sky2->autoneg == AUTONEG_ENABLE &&
 336                             (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 337                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 338                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 339                         }
 340                 }
 341                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 342         } else {
 343                 /* workaround for deviation #4.88 (CRC errors) */
 344                 /* disable Automatic Crossover */
 345
 346                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 347                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 348
 349                 if (hw->chip_id == CHIP_ID_YUKON_XL) {
 350                         /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 351                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 352                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 353                         ctrl &= ~PHY_M_MAC_MD_MSK;
 354                         ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 355                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 356
 357                         /* select page 1 to access Fiber registers */
 358                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 359                 }
 360         }
 361
 362         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
 363         if (sky2->autoneg == AUTONEG_DISABLE)
 364                 ctrl &= ~PHY_CT_ANE;
 365         else
 366                 ctrl |= PHY_CT_ANE;
 367
 368         ctrl |= PHY_CT_RESET;
 369         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 370
 371         ctrl = 0;
 372         ct1000 = 0;
 373         adv = PHY_AN_CSMA;
 374
 375         if (sky2->autoneg == AUTONEG_ENABLE) {
 376                 if (hw->copper) {
 377                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 378                                 ct1000 |= PHY_M_1000C_AFD;
 379                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 380                                 ct1000 |= PHY_M_1000C_AHD;
 381                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 382                                 adv |= PHY_M_AN_100_FD;
 383                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 384                                 adv |= PHY_M_AN_100_HD;
 385                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 386                                 adv |= PHY_M_AN_10_FD;
 387                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 388                                 adv |= PHY_M_AN_10_HD;
 389                 } else          /* special defines for FIBER (88E1011S only) */
 390                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
 391
 392                 /* Set Flow-control capabilities */
 393                 if (sky2->tx_pause && sky2->rx_pause)
 394                         adv |= PHY_AN_PAUSE_CAP;        /* symmetric */
 395                 else if (sky2->rx_pause && !sky2->tx_pause)
 396                         adv |= PHY_AN_PAUSE_ASYM | PHY_AN_PAUSE_CAP;
 397                 else if (!sky2->rx_pause && sky2->tx_pause)
 398                         adv |= PHY_AN_PAUSE_ASYM;       /* local */
 399
 400                 /* Restart Auto-negotiation */
 401                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 402         } else {
 403                 /* forced speed/duplex settings */
 404                 ct1000 = PHY_M_1000C_MSE;
 405
 406                 if (sky2->duplex == DUPLEX_FULL)
 407                         ctrl |= PHY_CT_DUP_MD;
 408
 409                 switch (sky2->speed) {
 410                 case SPEED_1000:
 411                         ctrl |= PHY_CT_SP1000;
 412                         break;
 413                 case SPEED_100:
 414                         ctrl |= PHY_CT_SP100;
 415                         break;
 416                 }
 417
 418                 ctrl |= PHY_CT_RESET;
 419         }
 420
 421         if (hw->chip_id != CHIP_ID_YUKON_FE)
 422                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 423
 424         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 425         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 426
 427         /* Setup Phy LED's */
 428         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 429         ledover = 0;
 430
 431         switch (hw->chip_id) {
 432         case CHIP_ID_YUKON_FE:
 433                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 434                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 435
 436                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 437
 438                 /* delete ACT LED control bits */
 439                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 440                 /* change ACT LED control to blink mode */
 441                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 442                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 443                 break;
 444
 445         case CHIP_ID_YUKON_XL:
 446                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 447
 448                 /* select page 3 to access LED control register */
 449                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 450
 451                 /* set LED Function Control register */
 452                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 453                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 454                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 455                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 456                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 457
 458                 /* set Polarity Control register */
 459                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 460                              (PHY_M_POLC_LS1_P_MIX(4) |
 461                               PHY_M_POLC_IS0_P_MIX(4) |
 462                               PHY_M_POLC_LOS_CTRL(2) |
 463                               PHY_M_POLC_INIT_CTRL(2) |
 464                               PHY_M_POLC_STA1_CTRL(2) |
 465                               PHY_M_POLC_STA0_CTRL(2)));
 466
 467                 /* restore page register */
 468                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 469                 break;
 470         case CHIP_ID_YUKON_EC_U:
 471                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 472
 473                 /* select page 3 to access LED control register */
 474                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 475
 476                 /* set LED Function Control register */
 477                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 478                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 479                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 480                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 481                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 482
 483                 /* set Blink Rate in LED Timer Control Register */
 484                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 485                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 486                 /* restore page register */
 487                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 488                 break;
 489
 490         default:
 491                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 492                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 493                 /* turn off the Rx LED (LED_RX) */
 494                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 495         }
 496
 497         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == CHIP_REV_YU_EC_A1) {
 498                 /* apply fixes in PHY AFE */
 499                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 500                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 501
 502                 /* increase differential signal amplitude in 10BASE-T */
 503                 gm_phy_write(hw, port, 0x18, 0xaa99);
 504                 gm_phy_write(hw, port, 0x17, 0x2011);
 505
 506                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 507                 gm_phy_write(hw, port, 0x18, 0xa204);
 508                 gm_phy_write(hw, port, 0x17, 0x2002);
 509
 510                 /* set page register to 0 */
 511                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 512         } else {
 513                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 514
 515                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 516                         /* turn on 100 Mbps LED (LED_LINK100) */
 517                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 518                 }
 519
 520                 if (ledover)
 521                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 522
 523         }
 524         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 525         if (sky2->autoneg == AUTONEG_ENABLE)
 526                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 527         else
 528                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 529 }
 530
 531 /* Force a renegotiation */
 532 static void sky2_phy_reinit(struct sky2_port *sky2)
 533 {
 534         spin_lock_bh(&sky2->phy_lock);
 535         sky2_phy_init(sky2->hw, sky2->port);
 536         spin_unlock_bh(&sky2->phy_lock);
 537 }
 538
 539 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 540 {
 541         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 542         u16 reg;
 543         int i;
 544         const u8 *addr = hw->dev[port]->dev_addr;
 545
 546         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 547         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 548
 549         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 550
 551         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 552                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 553                 /* clear GMAC 1 Control reset */
 554                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 555                 do {
 556                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 557                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 558                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 559                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 560                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 561         }
 562
 563         if (sky2->autoneg == AUTONEG_DISABLE) {
 564                 reg = gma_read16(hw, port, GM_GP_CTRL);
 565                 reg |= GM_GPCR_AU_ALL_DIS;
 566                 gma_write16(hw, port, GM_GP_CTRL, reg);
 567                 gma_read16(hw, port, GM_GP_CTRL);
 568
 569                 switch (sky2->speed) {
 570                 case SPEED_1000:
 571                         reg &= ~GM_GPCR_SPEED_100;
 572                         reg |= GM_GPCR_SPEED_1000;
 573                         break;
 574                 case SPEED_100:
 575                         reg &= ~GM_GPCR_SPEED_1000;
 576                         reg |= GM_GPCR_SPEED_100;
 577                         break;
 578                 case SPEED_10:
 579                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
 580                         break;
 581                 }
 582
 583                 if (sky2->duplex == DUPLEX_FULL)
 584                         reg |= GM_GPCR_DUP_FULL;
 585
 586                 /* turn off pause in 10/100mbps half duplex */
 587                 else if (sky2->speed != SPEED_1000 &&
 588                          hw->chip_id != CHIP_ID_YUKON_EC_U)
 589                         sky2->tx_pause = sky2->rx_pause = 0;
 590         } else
 591                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
 592
 593         if (!sky2->tx_pause && !sky2->rx_pause) {
 594                 sky2_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 595                 reg |=
 596                     GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 597         } else if (sky2->tx_pause && !sky2->rx_pause) {
 598                 /* disable Rx flow-control */
 599                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 600         }
 601
 602         gma_write16(hw, port, GM_GP_CTRL, reg);
 603
 604         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 605
 606         spin_lock_bh(&sky2->phy_lock);
 607         sky2_phy_init(hw, port);
 608         spin_unlock_bh(&sky2->phy_lock);
 609
 610         /* MIB clear */
 611         reg = gma_read16(hw, port, GM_PHY_ADDR);
 612         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 613
 614         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 615                 gma_read16(hw, port, i);
 616         gma_write16(hw, port, GM_PHY_ADDR, reg);
 617
 618         /* transmit control */
 619         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 620
 621         /* receive control reg: unicast + multicast + no FCS  */
 622         gma_write16(hw, port, GM_RX_CTRL,
 623                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 624
 625         /* transmit flow control */
 626         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 627
 628         /* transmit parameter */
 629         gma_write16(hw, port, GM_TX_PARAM,
 630                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 631                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 632                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 633                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 634
 635         /* serial mode register */
 636         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 637                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 638
 639         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 640                 reg |= GM_SMOD_JUMBO_ENA;
 641
 642         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 643
 644         /* virtual address for data */
 645         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 646
 647         /* physical address: used for pause frames */
 648         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 649
 650         /* ignore counter overflows */
 651         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 652         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 653         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 654
 655         /* Configure Rx MAC FIFO */
 656         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 657         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
 658                      GMF_OPER_ON | GMF_RX_F_FL_ON);
 659
 660         /* Flush Rx MAC FIFO on any flow control or error */
 661         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 662
 663         /* Set threshold to 0xa (64 bytes)
 664          *  ASF disabled so no need to do WA dev #4.30
 665          */
 666         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF);
 667
 668         /* Configure Tx MAC FIFO */
 669         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 670         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 671
 672         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 673                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 674                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 675                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 676                         /* set Tx GMAC FIFO Almost Empty Threshold */
 677                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR), 0x180);
 678                         /* Disable Store & Forward mode for TX */
 679                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 680                 }
 681         }
 682
 683 }
 684
 685 /* Assign Ram Buffer allocation.
 686  * start and end are in units of 4k bytes
 687  * ram registers are in units of 64bit words
 688  */
 689 static void sky2_ramset(struct sky2_hw *hw, u16 q, u8 startk, u8 endk)
 690 {
 691         u32 start, end;
 692
 693         start = startk * 4096/8;
 694         end = (endk * 4096/8) - 1;
 695
 696         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 697         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 698         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 699         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 700         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 701
 702         if (q == Q_R1 || q == Q_R2) {
 703                 u32 space = (endk - startk) * 4096/8;
 704                 u32 tp = space - space/4;
 705
 706                 /* On receive queue's set the thresholds
 707                  * give receiver priority when > 3/4 full
 708                  * send pause when down to 2K
 709                  */
 710                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 711                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 712
 713                 tp = space - 2048/8;
 714                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 715                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 716         } else {
 717                 /* Enable store & forward on Tx queue's because
 718                  * Tx FIFO is only 1K on Yukon
 719                  */
 720                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 721         }
 722
 723         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 724         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 725 }
 726
 727 /* Setup Bus Memory Interface */
 728 static void sky2_qset(struct sky2_hw *hw, u16 q)
 729 {
 730         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 731         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 732         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 733         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 734 }
 735
 736 /* Setup prefetch unit registers. This is the interface between
 737  * hardware and driver list elements
 738  */
 739 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 740                                       u64 addr, u32 last)
 741 {
 742         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 743         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 744         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 745         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 746         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 747         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 748
 749         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 750 }
 751
 752 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 753 {
 754         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 755
 756         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
 757         return le;
 758 }
 759
 760 /* Update chip's next pointer */
 761 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
 762 {
 763         wmb();
 764         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 765         mmiowb();
 766 }
 767
 768
 769 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 770 {
 771         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 772         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
 773         return le;
 774 }
 775
 776 /* Return high part of DMA address (could be 32 or 64 bit) */
 777 static inline u32 high32(dma_addr_t a)
 778 {
 779         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 780 }
 781
 782 /* Build description to hardware about buffer */
 783 static void sky2_rx_add(struct sky2_port *sky2, dma_addr_t map)
 784 {
 785         struct sky2_rx_le *le;
 786         u32 hi = high32(map);
 787         u16 len = sky2->rx_bufsize;
 788
 789         if (sky2->rx_addr64 != hi) {
 790                 le = sky2_next_rx(sky2);
 791                 le->addr = cpu_to_le32(hi);
 792                 le->ctrl = 0;
 793                 le->opcode = OP_ADDR64 | HW_OWNER;
 794                 sky2->rx_addr64 = high32(map + len);
 795         }
 796
 797         le = sky2_next_rx(sky2);
 798         le->addr = cpu_to_le32((u32) map);
 799         le->length = cpu_to_le16(len);
 800         le->ctrl = 0;
 801         le->opcode = OP_PACKET | HW_OWNER;
 802 }
 803
 804
 805 /* Tell chip where to start receive checksum.
 806  * Actually has two checksums, but set both same to avoid possible byte
 807  * order problems.
 808  */
 809 static void rx_set_checksum(struct sky2_port *sky2)
 810 {
 811         struct sky2_rx_le *le;
 812
 813         le = sky2_next_rx(sky2);
 814         le->addr = (ETH_HLEN << 16) | ETH_HLEN;
 815         le->ctrl = 0;
 816         le->opcode = OP_TCPSTART | HW_OWNER;
 817
 818         sky2_write32(sky2->hw,
 819                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 820                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 821
 822 }
 823
 824 /*
 825  * The RX Stop command will not work for Yukon-2 if the BMU does not
 826  * reach the end of packet and since we can't make sure that we have
 827  * incoming data, we must reset the BMU while it is not doing a DMA
 828  * transfer. Since it is possible that the RX path is still active,
 829  * the RX RAM buffer will be stopped first, so any possible incoming
 830  * data will not trigger a DMA. After the RAM buffer is stopped, the
 831  * BMU is polled until any DMA in progress is ended and only then it
 832  * will be reset.
 833  */
 834 static void sky2_rx_stop(struct sky2_port *sky2)
 835 {
 836         struct sky2_hw *hw = sky2->hw;
 837         unsigned rxq = rxqaddr[sky2->port];
 838         int i;
 839
 840         /* disable the RAM Buffer receive queue */
 841         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 842
 843         for (i = 0; i < 0xffff; i++)
 844                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 845                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 846                         goto stopped;
 847
 848         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 849                sky2->netdev->name);
 850 stopped:
 851         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 852
 853         /* reset the Rx prefetch unit */
 854         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 855 }
 856
 857 /* Clean out receive buffer area, assumes receiver hardware stopped */
 858 static void sky2_rx_clean(struct sky2_port *sky2)
 859 {
 860         unsigned i;
 861
 862         memset(sky2->rx_le, 0, RX_LE_BYTES);
 863         for (i = 0; i < sky2->rx_pending; i++) {
 864                 struct ring_info *re = sky2->rx_ring + i;
 865
 866                 if (re->skb) {
 867                         pci_unmap_single(sky2->hw->pdev,
 868                                          re->mapaddr, sky2->rx_bufsize,
 869                                          PCI_DMA_FROMDEVICE);
 870                         kfree_skb(re->skb);
 871                         re->skb = NULL;
 872                 }
 873         }
 874 }
 875
 876 /* Basic MII support */
 877 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 878 {
 879         struct mii_ioctl_data *data = if_mii(ifr);
 880         struct sky2_port *sky2 = netdev_priv(dev);
 881         struct sky2_hw *hw = sky2->hw;
 882         int err = -EOPNOTSUPP;
 883
 884         if (!netif_running(dev))
 885                 return -ENODEV; /* Phy still in reset */
 886
 887         switch (cmd) {
 888         case SIOCGMIIPHY:
 889                 data->phy_id = PHY_ADDR_MARV;
 890
 891                 /* fallthru */
 892         case SIOCGMIIREG: {
 893                 u16 val = 0;
 894
 895                 spin_lock_bh(&sky2->phy_lock);
 896                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
 897                 spin_unlock_bh(&sky2->phy_lock);
 898
 899                 data->val_out = val;
 900                 break;
 901         }
 902
 903         case SIOCSMIIREG:
 904                 if (!capable(CAP_NET_ADMIN))
 905                         return -EPERM;
 906
 907                 spin_lock_bh(&sky2->phy_lock);
 908                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
 909                                    data->val_in);
 910                 spin_unlock_bh(&sky2->phy_lock);
 911                 break;
 912         }
 913         return err;
 914 }
 915
 916 #ifdef SKY2_VLAN_TAG_USED
 917 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
 918 {
 919         struct sky2_port *sky2 = netdev_priv(dev);
 920         struct sky2_hw *hw = sky2->hw;
 921         u16 port = sky2->port;
 922
 923         spin_lock_bh(&sky2->tx_lock);
 924
 925         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
 926         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
 927         sky2->vlgrp = grp;
 928
 929         spin_unlock_bh(&sky2->tx_lock);
 930 }
 931
 932 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
 933 {
 934         struct sky2_port *sky2 = netdev_priv(dev);
 935         struct sky2_hw *hw = sky2->hw;
 936         u16 port = sky2->port;
 937
 938         spin_lock_bh(&sky2->tx_lock);
 939
 940         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
 941         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
 942         if (sky2->vlgrp)
 943                 sky2->vlgrp->vlan_devices[vid] = NULL;
 944
 945         spin_unlock_bh(&sky2->tx_lock);
 946 }
 947 #endif
 948
 949 /*
 950  * It appears the hardware has a bug in the FIFO logic that
 951  * cause it to hang if the FIFO gets overrun and the receive buffer
 952  * is not aligned. ALso alloc_skb() won't align properly if slab
 953  * debugging is enabled.
 954  */
 955 static inline struct sk_buff *sky2_alloc_skb(unsigned int size, gfp_t gfp_mask)
 956 {
 957         struct sk_buff *skb;
 958
 959         skb = alloc_skb(size + RX_SKB_ALIGN, gfp_mask);
 960         if (likely(skb)) {
 961                 unsigned long p = (unsigned long) skb->data;
 962                 skb_reserve(skb, ALIGN(p, RX_SKB_ALIGN) - p);
 963         }
 964
 965         return skb;
 966 }
 967
 968 /*
 969  * Allocate and setup receiver buffer pool.
 970  * In case of 64 bit dma, there are 2X as many list elements
 971  * available as ring entries
 972  * and need to reserve one list element so we don't wrap around.
 973  */
 974 static int sky2_rx_start(struct sky2_port *sky2)
 975 {
 976         struct sky2_hw *hw = sky2->hw;
 977         unsigned rxq = rxqaddr[sky2->port];
 978         int i;
 979
 980         sky2->rx_put = sky2->rx_next = 0;
 981         sky2_qset(hw, rxq);
 982
 983         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev >= 2) {
 984                 /* MAC Rx RAM Read is controlled by hardware */
 985                 sky2_write32(hw, Q_ADDR(rxq, Q_F), F_M_RX_RAM_DIS);
 986         }
 987
 988         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
 989
 990         rx_set_checksum(sky2);
 991         for (i = 0; i < sky2->rx_pending; i++) {
 992                 struct ring_info *re = sky2->rx_ring + i;
 993
 994                 re->skb = sky2_alloc_skb(sky2->rx_bufsize, GFP_KERNEL);
 995                 if (!re->skb)
 996                         goto nomem;
 997
 998                 re->mapaddr = pci_map_single(hw->pdev, re->skb->data,
 999                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1000                 sky2_rx_add(sky2, re->mapaddr);
1001         }
1002
1003         /* Truncate oversize frames */
1004         sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), sky2->rx_bufsize - 8);
1005         sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1006
1007         /* Tell chip about available buffers */
1008         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
1009         return 0;
1010 nomem:
1011         sky2_rx_clean(sky2);
1012         return -ENOMEM;
1013 }
1014
1015 /* Bring up network interface. */
1016 static int sky2_up(struct net_device *dev)
1017 {
1018         struct sky2_port *sky2 = netdev_priv(dev);
1019         struct sky2_hw *hw = sky2->hw;
1020         unsigned port = sky2->port;
1021         u32 ramsize, rxspace, imask;
1022         int err = -ENOMEM;
1023
1024         if (netif_msg_ifup(sky2))
1025                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1026
1027         /* must be power of 2 */
1028         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1029                                            TX_RING_SIZE *
1030                                            sizeof(struct sky2_tx_le),
1031                                            &sky2->tx_le_map);
1032         if (!sky2->tx_le)
1033                 goto err_out;
1034
1035         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1036                                 GFP_KERNEL);
1037         if (!sky2->tx_ring)
1038                 goto err_out;
1039         sky2->tx_prod = sky2->tx_cons = 0;
1040
1041         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1042                                            &sky2->rx_le_map);
1043         if (!sky2->rx_le)
1044                 goto err_out;
1045         memset(sky2->rx_le, 0, RX_LE_BYTES);
1046
1047         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct ring_info),
1048                                 GFP_KERNEL);
1049         if (!sky2->rx_ring)
1050                 goto err_out;
1051
1052         sky2_mac_init(hw, port);
1053
1054         /* Determine available ram buffer space (in 4K blocks).
1055          * Note: not sure about the FE setting below yet
1056          */
1057         if (hw->chip_id == CHIP_ID_YUKON_FE)
1058                 ramsize = 4;
1059         else
1060                 ramsize = sky2_read8(hw, B2_E_0);
1061
1062         /* Give transmitter one third (rounded up) */
1063         rxspace = ramsize - (ramsize + 2) / 3;
1064
1065         sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1066         sky2_ramset(hw, txqaddr[port], rxspace, ramsize);
1067
1068         /* Make sure SyncQ is disabled */
1069         sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1070                     RB_RST_SET);
1071
1072         sky2_qset(hw, txqaddr[port]);
1073
1074         /* Set almost empty threshold */
1075         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == 1)
1076                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), 0x1a0);
1077
1078         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1079                            TX_RING_SIZE - 1);
1080
1081         err = sky2_rx_start(sky2);
1082         if (err)
1083                 goto err_out;
1084
1085         /* Enable interrupts from phy/mac for port */
1086         imask = sky2_read32(hw, B0_IMSK);
1087         imask |= (port == 0) ? Y2_IS_PORT_1 : Y2_IS_PORT_2;
1088         sky2_write32(hw, B0_IMSK, imask);
1089
1090         return 0;
1091
1092 err_out:
1093         if (sky2->rx_le) {
1094                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1095                                     sky2->rx_le, sky2->rx_le_map);
1096                 sky2->rx_le = NULL;
1097         }
1098         if (sky2->tx_le) {
1099                 pci_free_consistent(hw->pdev,
1100                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1101                                     sky2->tx_le, sky2->tx_le_map);
1102                 sky2->tx_le = NULL;
1103         }
1104         kfree(sky2->tx_ring);
1105         kfree(sky2->rx_ring);
1106
1107         sky2->tx_ring = NULL;
1108         sky2->rx_ring = NULL;
1109         return err;
1110 }
1111
1112 /* Modular subtraction in ring */
1113 static inline int tx_dist(unsigned tail, unsigned head)
1114 {
1115         return (head - tail) & (TX_RING_SIZE - 1);
1116 }
1117
1118 /* Number of list elements available for next tx */
1119 static inline int tx_avail(const struct sky2_port *sky2)
1120 {
1121         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1122 }
1123
1124 /* Estimate of number of transmit list elements required */
1125 static unsigned tx_le_req(const struct sk_buff *skb)
1126 {
1127         unsigned count;
1128
1129         count = sizeof(dma_addr_t) / sizeof(u32);
1130         count += skb_shinfo(skb)->nr_frags * count;
1131
1132         if (skb_shinfo(skb)->tso_size)
1133                 ++count;
1134
1135         if (skb->ip_summed == CHECKSUM_HW)
1136                 ++count;
1137
1138         return count;
1139 }
1140
1141 /*
1142  * Put one packet in ring for transmit.
1143  * A single packet can generate multiple list elements, and
1144  * the number of ring elements will probably be less than the number
1145  * of list elements used.
1146  *
1147  * No BH disabling for tx_lock here (like tg3)
1148  */
1149 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1150 {
1151         struct sky2_port *sky2 = netdev_priv(dev);
1152         struct sky2_hw *hw = sky2->hw;
1153         struct sky2_tx_le *le = NULL;
1154         struct tx_ring_info *re;
1155         unsigned i, len;
1156         int avail;
1157         dma_addr_t mapping;
1158         u32 addr64;
1159         u16 mss;
1160         u8 ctrl;
1161
1162         /* No BH disabling for tx_lock here.  We are running in BH disabled
1163          * context and TX reclaim runs via poll inside of a software
1164          * interrupt, and no related locks in IRQ processing.
1165          */
1166         if (!spin_trylock(&sky2->tx_lock))
1167                 return NETDEV_TX_LOCKED;
1168
1169         if (unlikely(tx_avail(sky2) < tx_le_req(skb))) {
1170                 /* There is a known but harmless race with lockless tx
1171                  * and netif_stop_queue.
1172                  */
1173                 if (!netif_queue_stopped(dev)) {
1174                         netif_stop_queue(dev);
1175                         if (net_ratelimit())
1176                                 printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
1177                                        dev->name);
1178                 }
1179                 spin_unlock(&sky2->tx_lock);
1180
1181                 return NETDEV_TX_BUSY;
1182         }
1183
1184         if (unlikely(netif_msg_tx_queued(sky2)))
1185                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1186                        dev->name, sky2->tx_prod, skb->len);
1187
1188         len = skb_headlen(skb);
1189         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1190         addr64 = high32(mapping);
1191
1192         re = sky2->tx_ring + sky2->tx_prod;
1193
1194         /* Send high bits if changed or crosses boundary */
1195         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1196                 le = get_tx_le(sky2);
1197                 le->tx.addr = cpu_to_le32(addr64);
1198                 le->ctrl = 0;
1199                 le->opcode = OP_ADDR64 | HW_OWNER;
1200                 sky2->tx_addr64 = high32(mapping + len);
1201         }
1202
1203         /* Check for TCP Segmentation Offload */
1204         mss = skb_shinfo(skb)->tso_size;
1205         if (mss != 0) {
1206                 /* just drop the packet if non-linear expansion fails */
1207                 if (skb_header_cloned(skb) &&
1208                     pskb_expand_head(skb, 0, 0, GFP_ATOMIC)) {
1209                         dev_kfree_skb(skb);
1210                         goto out_unlock;
1211                 }
1212
1213                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1214                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1215                 mss += ETH_HLEN;
1216         }
1217
1218         if (mss != sky2->tx_last_mss) {
1219                 le = get_tx_le(sky2);
1220                 le->tx.tso.size = cpu_to_le16(mss);
1221                 le->tx.tso.rsvd = 0;
1222                 le->opcode = OP_LRGLEN | HW_OWNER;
1223                 le->ctrl = 0;
1224                 sky2->tx_last_mss = mss;
1225         }
1226
1227         ctrl = 0;
1228 #ifdef SKY2_VLAN_TAG_USED
1229         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1230         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1231                 if (!le) {
1232                         le = get_tx_le(sky2);
1233                         le->tx.addr = 0;
1234                         le->opcode = OP_VLAN|HW_OWNER;
1235                         le->ctrl = 0;
1236                 } else
1237                         le->opcode |= OP_VLAN;
1238                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1239                 ctrl |= INS_VLAN;
1240         }
1241 #endif
1242
1243         /* Handle TCP checksum offload */
1244         if (skb->ip_summed == CHECKSUM_HW) {
1245                 u16 hdr = skb->h.raw - skb->data;
1246                 u16 offset = hdr + skb->csum;
1247
1248                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1249                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1250                         ctrl |= UDPTCP;
1251
1252                 le = get_tx_le(sky2);
1253                 le->tx.csum.start = cpu_to_le16(hdr);
1254                 le->tx.csum.offset = cpu_to_le16(offset);
1255                 le->length = 0; /* initial checksum value */
1256                 le->ctrl = 1;   /* one packet */
1257                 le->opcode = OP_TCPLISW | HW_OWNER;
1258         }
1259
1260         le = get_tx_le(sky2);
1261         le->tx.addr = cpu_to_le32((u32) mapping);
1262         le->length = cpu_to_le16(len);
1263         le->ctrl = ctrl;
1264         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1265
1266         /* Record the transmit mapping info */
1267         re->skb = skb;
1268         pci_unmap_addr_set(re, mapaddr, mapping);
1269
1270         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1271                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1272                 struct tx_ring_info *fre;
1273
1274                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1275                                        frag->size, PCI_DMA_TODEVICE);
1276                 addr64 = high32(mapping);
1277                 if (addr64 != sky2->tx_addr64) {
1278                         le = get_tx_le(sky2);
1279                         le->tx.addr = cpu_to_le32(addr64);
1280                         le->ctrl = 0;
1281                         le->opcode = OP_ADDR64 | HW_OWNER;
1282                         sky2->tx_addr64 = addr64;
1283                 }
1284
1285                 le = get_tx_le(sky2);
1286                 le->tx.addr = cpu_to_le32((u32) mapping);
1287                 le->length = cpu_to_le16(frag->size);
1288                 le->ctrl = ctrl;
1289                 le->opcode = OP_BUFFER | HW_OWNER;
1290
1291                 fre = sky2->tx_ring
1292                     + RING_NEXT((re - sky2->tx_ring) + i, TX_RING_SIZE);
1293                 pci_unmap_addr_set(fre, mapaddr, mapping);
1294         }
1295
1296         re->idx = sky2->tx_prod;
1297         le->ctrl |= EOP;
1298
1299         avail = tx_avail(sky2);
1300         if (mss != 0 || avail < TX_MIN_PENDING) {
1301                 le->ctrl |= FRC_STAT;
1302                 if (avail <= MAX_SKB_TX_LE)
1303                         netif_stop_queue(dev);
1304         }
1305
1306         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1307
1308 out_unlock:
1309         spin_unlock(&sky2->tx_lock);
1310
1311         dev->trans_start = jiffies;
1312         return NETDEV_TX_OK;
1313 }
1314
1315 /*
1316  * Free ring elements from starting at tx_cons until "done"
1317  *
1318  * NB: the hardware will tell us about partial completion of multi-part
1319  *     buffers; these are deferred until completion.
1320  */
1321 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1322 {
1323         struct net_device *dev = sky2->netdev;
1324         struct pci_dev *pdev = sky2->hw->pdev;
1325         u16 nxt, put;
1326         unsigned i;
1327
1328         BUG_ON(done >= TX_RING_SIZE);
1329
1330         if (unlikely(netif_msg_tx_done(sky2)))
1331                 printk(KERN_DEBUG "%s: tx done, up to %u\n",
1332                        dev->name, done);
1333
1334         for (put = sky2->tx_cons; put != done; put = nxt) {
1335                 struct tx_ring_info *re = sky2->tx_ring + put;
1336                 struct sk_buff *skb = re->skb;
1337
1338                 nxt = re->idx;
1339                 BUG_ON(nxt >= TX_RING_SIZE);
1340                 prefetch(sky2->tx_ring + nxt);
1341
1342                 /* Check for partial status */
1343                 if (tx_dist(put, done) < tx_dist(put, nxt))
1344                         break;
1345
1346                 skb = re->skb;
1347                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1348                                  skb_headlen(skb), PCI_DMA_TODEVICE);
1349
1350                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1351                         struct tx_ring_info *fre;
1352                         fre = sky2->tx_ring + RING_NEXT(put + i, TX_RING_SIZE);
1353                         pci_unmap_page(pdev, pci_unmap_addr(fre, mapaddr),
1354                                        skb_shinfo(skb)->frags[i].size,
1355                                        PCI_DMA_TODEVICE);
1356                 }
1357
1358                 dev_kfree_skb(skb);
1359         }
1360
1361         sky2->tx_cons = put;
1362         if (tx_avail(sky2) > MAX_SKB_TX_LE)
1363                 netif_wake_queue(dev);
1364 }
1365
1366 /* Cleanup all untransmitted buffers, assume transmitter not running */
1367 static void sky2_tx_clean(struct sky2_port *sky2)
1368 {
1369         spin_lock_bh(&sky2->tx_lock);
1370         sky2_tx_complete(sky2, sky2->tx_prod);
1371         spin_unlock_bh(&sky2->tx_lock);
1372 }
1373
1374 /* Network shutdown */
1375 static int sky2_down(struct net_device *dev)
1376 {
1377         struct sky2_port *sky2 = netdev_priv(dev);
1378         struct sky2_hw *hw = sky2->hw;
1379         unsigned port = sky2->port;
1380         u16 ctrl;
1381         u32 imask;
1382
1383         /* Never really got started! */
1384         if (!sky2->tx_le)
1385                 return 0;
1386
1387         if (netif_msg_ifdown(sky2))
1388                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1389
1390         /* Stop more packets from being queued */
1391         netif_stop_queue(dev);
1392
1393         sky2_phy_reset(hw, port);
1394
1395         /* Stop transmitter */
1396         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1397         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1398
1399         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1400                      RB_RST_SET | RB_DIS_OP_MD);
1401
1402         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1403         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1404         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1405
1406         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1407
1408         /* Workaround shared GMAC reset */
1409         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1410               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1411                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1412
1413         /* Disable Force Sync bit and Enable Alloc bit */
1414         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1415                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1416
1417         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1418         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1419         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1420
1421         /* Reset the PCI FIFO of the async Tx queue */
1422         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1423                      BMU_RST_SET | BMU_FIFO_RST);
1424
1425         /* Reset the Tx prefetch units */
1426         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1427                      PREF_UNIT_RST_SET);
1428
1429         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1430
1431         sky2_rx_stop(sky2);
1432
1433         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1434         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1435
1436         /* Disable port IRQ */
1437         imask = sky2_read32(hw, B0_IMSK);
1438         imask &= ~(sky2->port == 0) ? Y2_IS_PORT_1 : Y2_IS_PORT_2;
1439         sky2_write32(hw, B0_IMSK, imask);
1440
1441         /* turn off LED's */
1442         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1443
1444         synchronize_irq(hw->pdev->irq);
1445
1446         sky2_tx_clean(sky2);
1447         sky2_rx_clean(sky2);
1448
1449         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1450                             sky2->rx_le, sky2->rx_le_map);
1451         kfree(sky2->rx_ring);
1452
1453         pci_free_consistent(hw->pdev,
1454                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1455                             sky2->tx_le, sky2->tx_le_map);
1456         kfree(sky2->tx_ring);
1457
1458         sky2->tx_le = NULL;
1459         sky2->rx_le = NULL;
1460
1461         sky2->rx_ring = NULL;
1462         sky2->tx_ring = NULL;
1463
1464         return 0;
1465 }
1466
1467 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1468 {
1469         if (!hw->copper)
1470                 return SPEED_1000;
1471
1472         if (hw->chip_id == CHIP_ID_YUKON_FE)
1473                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1474
1475         switch (aux & PHY_M_PS_SPEED_MSK) {
1476         case PHY_M_PS_SPEED_1000:
1477                 return SPEED_1000;
1478         case PHY_M_PS_SPEED_100:
1479                 return SPEED_100;
1480         default:
1481                 return SPEED_10;
1482         }
1483 }
1484
1485 static void sky2_link_up(struct sky2_port *sky2)
1486 {
1487         struct sky2_hw *hw = sky2->hw;
1488         unsigned port = sky2->port;
1489         u16 reg;
1490
1491         /* Enable Transmit FIFO Underrun */
1492         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1493
1494         reg = gma_read16(hw, port, GM_GP_CTRL);
1495         if (sky2->autoneg == AUTONEG_DISABLE) {
1496                 reg |= GM_GPCR_AU_ALL_DIS;
1497
1498                 /* Is write/read necessary?  Copied from sky2_mac_init */
1499                 gma_write16(hw, port, GM_GP_CTRL, reg);
1500                 gma_read16(hw, port, GM_GP_CTRL);
1501
1502                 switch (sky2->speed) {
1503                 case SPEED_1000:
1504                         reg &= ~GM_GPCR_SPEED_100;
1505                         reg |= GM_GPCR_SPEED_1000;
1506                         break;
1507                 case SPEED_100:
1508                         reg &= ~GM_GPCR_SPEED_1000;
1509                         reg |= GM_GPCR_SPEED_100;
1510                         break;
1511                 case SPEED_10:
1512                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
1513                         break;
1514                 }
1515         } else
1516                 reg &= ~GM_GPCR_AU_ALL_DIS;
1517
1518         if (sky2->duplex == DUPLEX_FULL || sky2->autoneg == AUTONEG_ENABLE)
1519                 reg |= GM_GPCR_DUP_FULL;
1520
1521         /* enable Rx/Tx */
1522         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1523         gma_write16(hw, port, GM_GP_CTRL, reg);
1524         gma_read16(hw, port, GM_GP_CTRL);
1525
1526         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1527
1528         netif_carrier_on(sky2->netdev);
1529         netif_wake_queue(sky2->netdev);
1530
1531         /* Turn on link LED */
1532         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1533                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1534
1535         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U) {
1536                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1537                 u16 led = PHY_M_LEDC_LOS_CTRL(1);       /* link active */
1538
1539                 switch(sky2->speed) {
1540                 case SPEED_10:
1541                         led |= PHY_M_LEDC_INIT_CTRL(7);
1542                         break;
1543
1544                 case SPEED_100:
1545                         led |= PHY_M_LEDC_STA1_CTRL(7);
1546                         break;
1547
1548                 case SPEED_1000:
1549                         led |= PHY_M_LEDC_STA0_CTRL(7);
1550                         break;
1551                 }
1552
1553                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1554                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, led);
1555                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1556         }
1557
1558         if (netif_msg_link(sky2))
1559                 printk(KERN_INFO PFX
1560                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1561                        sky2->netdev->name, sky2->speed,
1562                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1563                        (sky2->tx_pause && sky2->rx_pause) ? "both" :
1564                        sky2->tx_pause ? "tx" : sky2->rx_pause ? "rx" : "none");
1565 }
1566
1567 static void sky2_link_down(struct sky2_port *sky2)
1568 {
1569         struct sky2_hw *hw = sky2->hw;
1570         unsigned port = sky2->port;
1571         u16 reg;
1572
1573         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1574
1575         reg = gma_read16(hw, port, GM_GP_CTRL);
1576         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1577         gma_write16(hw, port, GM_GP_CTRL, reg);
1578         gma_read16(hw, port, GM_GP_CTRL);       /* PCI post */
1579
1580         if (sky2->rx_pause && !sky2->tx_pause) {
1581                 /* restore Asymmetric Pause bit */
1582                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1583                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1584                              | PHY_M_AN_ASP);
1585         }
1586
1587         netif_carrier_off(sky2->netdev);
1588         netif_stop_queue(sky2->netdev);
1589
1590         /* Turn on link LED */
1591         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1592
1593         if (netif_msg_link(sky2))
1594                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1595         sky2_phy_init(hw, port);
1596 }
1597
1598 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1599 {
1600         struct sky2_hw *hw = sky2->hw;
1601         unsigned port = sky2->port;
1602         u16 lpa;
1603
1604         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1605
1606         if (lpa & PHY_M_AN_RF) {
1607                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1608                 return -1;
1609         }
1610
1611         if (hw->chip_id != CHIP_ID_YUKON_FE &&
1612             gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1613                 printk(KERN_ERR PFX "%s: master/slave fault",
1614                        sky2->netdev->name);
1615                 return -1;
1616         }
1617
1618         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1619                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1620                        sky2->netdev->name);
1621                 return -1;
1622         }
1623
1624         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1625
1626         sky2->speed = sky2_phy_speed(hw, aux);
1627
1628         /* Pause bits are offset (9..8) */
1629         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)
1630                 aux >>= 6;
1631
1632         sky2->rx_pause = (aux & PHY_M_PS_RX_P_EN) != 0;
1633         sky2->tx_pause = (aux & PHY_M_PS_TX_P_EN) != 0;
1634
1635         if ((sky2->tx_pause || sky2->rx_pause)
1636             && !(sky2->speed < SPEED_1000 && sky2->duplex == DUPLEX_HALF))
1637                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1638         else
1639                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1640
1641         return 0;
1642 }
1643
1644 /* Interrupt from PHY */
1645 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1646 {
1647         struct net_device *dev = hw->dev[port];
1648         struct sky2_port *sky2 = netdev_priv(dev);
1649         u16 istatus, phystat;
1650
1651         spin_lock(&sky2->phy_lock);
1652         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1653         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1654
1655         if (!netif_running(dev))
1656                 goto out;
1657
1658         if (netif_msg_intr(sky2))
1659                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1660                        sky2->netdev->name, istatus, phystat);
1661
1662         if (istatus & PHY_M_IS_AN_COMPL) {
1663                 if (sky2_autoneg_done(sky2, phystat) == 0)
1664                         sky2_link_up(sky2);
1665                 goto out;
1666         }
1667
1668         if (istatus & PHY_M_IS_LSP_CHANGE)
1669                 sky2->speed = sky2_phy_speed(hw, phystat);
1670
1671         if (istatus & PHY_M_IS_DUP_CHANGE)
1672                 sky2->duplex =
1673                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1674
1675         if (istatus & PHY_M_IS_LST_CHANGE) {
1676                 if (phystat & PHY_M_PS_LINK_UP)
1677                         sky2_link_up(sky2);
1678                 else
1679                         sky2_link_down(sky2);
1680         }
1681 out:
1682         spin_unlock(&sky2->phy_lock);
1683 }
1684
1685
1686 /* Transmit timeout is only called if we are running, carries is up
1687  * and tx queue is full (stopped).
1688  */
1689 static void sky2_tx_timeout(struct net_device *dev)
1690 {
1691         struct sky2_port *sky2 = netdev_priv(dev);
1692         struct sky2_hw *hw = sky2->hw;
1693         unsigned txq = txqaddr[sky2->port];
1694         u16 report, done;
1695
1696         if (netif_msg_timer(sky2))
1697                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1698
1699         report = sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX);
1700         done = sky2_read16(hw, Q_ADDR(txq, Q_DONE));
1701
1702         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1703                dev->name,
1704                sky2->tx_cons, sky2->tx_prod, report, done);
1705
1706         if (report != done) {
1707                 printk(KERN_INFO PFX "status burst pending (irq moderation?)\n");
1708
1709                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
1710                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
1711         } else if (report != sky2->tx_cons) {
1712                 printk(KERN_INFO PFX "status report lost?\n");
1713
1714                 spin_lock_bh(&sky2->tx_lock);
1715                 sky2_tx_complete(sky2, report);
1716                 spin_unlock_bh(&sky2->tx_lock);
1717         } else {
1718                 printk(KERN_INFO PFX "hardware hung? flushing\n");
1719
1720                 sky2_write32(hw, Q_ADDR(txq, Q_CSR), BMU_STOP);
1721                 sky2_write32(hw, Y2_QADDR(txq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1722
1723                 sky2_tx_clean(sky2);
1724
1725                 sky2_qset(hw, txq);
1726                 sky2_prefetch_init(hw, txq, sky2->tx_le_map, TX_RING_SIZE - 1);
1727         }
1728 }
1729
1730
1731 /* Want receive buffer size to be multiple of 64 bits
1732  * and incl room for vlan and truncation
1733  */
1734 static inline unsigned sky2_buf_size(int mtu)
1735 {
1736         return ALIGN(mtu + ETH_HLEN + VLAN_HLEN, 8) + 8;
1737 }
1738
1739 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1740 {
1741         struct sky2_port *sky2 = netdev_priv(dev);
1742         struct sky2_hw *hw = sky2->hw;
1743         int err;
1744         u16 ctl, mode;
1745         u32 imask;
1746
1747         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1748                 return -EINVAL;
1749
1750         if (hw->chip_id == CHIP_ID_YUKON_EC_U && new_mtu > ETH_DATA_LEN)
1751                 return -EINVAL;
1752
1753         if (!netif_running(dev)) {
1754                 dev->mtu = new_mtu;
1755                 return 0;
1756         }
1757
1758         imask = sky2_read32(hw, B0_IMSK);
1759         sky2_write32(hw, B0_IMSK, 0);
1760
1761         dev->trans_start = jiffies;     /* prevent tx timeout */
1762         netif_stop_queue(dev);
1763         netif_poll_disable(hw->dev[0]);
1764
1765         synchronize_irq(hw->pdev->irq);
1766
1767         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1768         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1769         sky2_rx_stop(sky2);
1770         sky2_rx_clean(sky2);
1771
1772         dev->mtu = new_mtu;
1773         sky2->rx_bufsize = sky2_buf_size(new_mtu);
1774         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1775                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1776
1777         if (dev->mtu > ETH_DATA_LEN)
1778                 mode |= GM_SMOD_JUMBO_ENA;
1779
1780         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1781
1782         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1783
1784         err = sky2_rx_start(sky2);
1785         sky2_write32(hw, B0_IMSK, imask);
1786
1787         if (err)
1788                 dev_close(dev);
1789         else {
1790                 gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1791
1792                 netif_poll_enable(hw->dev[0]);
1793                 netif_wake_queue(dev);
1794         }
1795
1796         return err;
1797 }
1798
1799 /*
1800  * Receive one packet.
1801  * For small packets or errors, just reuse existing skb.
1802  * For larger packets, get new buffer.
1803  */
1804 static struct sk_buff *sky2_receive(struct sky2_port *sky2,
1805                                     u16 length, u32 status)
1806 {
1807         struct ring_info *re = sky2->rx_ring + sky2->rx_next;
1808         struct sk_buff *skb = NULL;
1809
1810         if (unlikely(netif_msg_rx_status(sky2)))
1811                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
1812                        sky2->netdev->name, sky2->rx_next, status, length);
1813
1814         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
1815         prefetch(sky2->rx_ring + sky2->rx_next);
1816
1817         if (status & GMR_FS_ANY_ERR)
1818                 goto error;
1819
1820         if (!(status & GMR_FS_RX_OK))
1821                 goto resubmit;
1822
1823         if (length > sky2->netdev->mtu + ETH_HLEN)
1824                 goto oversize;
1825
1826         if (length < copybreak) {
1827                 skb = alloc_skb(length + 2, GFP_ATOMIC);
1828                 if (!skb)
1829                         goto resubmit;
1830
1831                 skb_reserve(skb, 2);
1832                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->mapaddr,
1833                                             length, PCI_DMA_FROMDEVICE);
1834                 memcpy(skb->data, re->skb->data, length);
1835                 skb->ip_summed = re->skb->ip_summed;
1836                 skb->csum = re->skb->csum;
1837                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->mapaddr,
1838                                                length, PCI_DMA_FROMDEVICE);
1839         } else {
1840                 struct sk_buff *nskb;
1841
1842                 nskb = sky2_alloc_skb(sky2->rx_bufsize, GFP_ATOMIC);
1843                 if (!nskb)
1844                         goto resubmit;
1845
1846                 skb = re->skb;
1847                 re->skb = nskb;
1848                 pci_unmap_single(sky2->hw->pdev, re->mapaddr,
1849                                  sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1850                 prefetch(skb->data);
1851
1852                 re->mapaddr = pci_map_single(sky2->hw->pdev, nskb->data,
1853                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1854         }
1855
1856         skb_put(skb, length);
1857 resubmit:
1858         re->skb->ip_summed = CHECKSUM_NONE;
1859         sky2_rx_add(sky2, re->mapaddr);
1860
1861         /* Tell receiver about new buffers. */
1862         sky2_put_idx(sky2->hw, rxqaddr[sky2->port], sky2->rx_put);
1863
1864         return skb;
1865
1866 oversize:
1867         ++sky2->net_stats.rx_over_errors;
1868         goto resubmit;
1869
1870 error:
1871         ++sky2->net_stats.rx_errors;
1872
1873         if (netif_msg_rx_err(sky2) && net_ratelimit())
1874                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
1875                        sky2->netdev->name, status, length);
1876
1877         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
1878                 sky2->net_stats.rx_length_errors++;
1879         if (status & GMR_FS_FRAGMENT)
1880                 sky2->net_stats.rx_frame_errors++;
1881         if (status & GMR_FS_CRC_ERR)
1882                 sky2->net_stats.rx_crc_errors++;
1883         if (status & GMR_FS_RX_FF_OV)
1884                 sky2->net_stats.rx_fifo_errors++;
1885
1886         goto resubmit;
1887 }
1888
1889 /* Transmit complete */
1890 static inline void sky2_tx_done(struct net_device *dev, u16 last)
1891 {
1892         struct sky2_port *sky2 = netdev_priv(dev);
1893
1894         if (netif_running(dev)) {
1895                 spin_lock(&sky2->tx_lock);
1896                 sky2_tx_complete(sky2, last);
1897                 spin_unlock(&sky2->tx_lock);
1898         }
1899 }
1900
1901 /* Process status response ring */
1902 static int sky2_status_intr(struct sky2_hw *hw, int to_do)
1903 {
1904         int work_done = 0;
1905         u16 hwidx = sky2_read16(hw, STAT_PUT_IDX);
1906
1907         rmb();
1908
1909         while (hw->st_idx != hwidx) {
1910                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
1911                 struct net_device *dev;
1912                 struct sky2_port *sky2;
1913                 struct sk_buff *skb;
1914                 u32 status;
1915                 u16 length;
1916
1917                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
1918
1919                 BUG_ON(le->link >= 2);
1920                 dev = hw->dev[le->link];
1921
1922                 sky2 = netdev_priv(dev);
1923                 length = le->length;
1924                 status = le->status;
1925
1926                 switch (le->opcode & ~HW_OWNER) {
1927                 case OP_RXSTAT:
1928                         skb = sky2_receive(sky2, length, status);
1929                         if (!skb)
1930                                 break;
1931
1932                         skb->dev = dev;
1933                         skb->protocol = eth_type_trans(skb, dev);
1934                         dev->last_rx = jiffies;
1935
1936 #ifdef SKY2_VLAN_TAG_USED
1937                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
1938                                 vlan_hwaccel_receive_skb(skb,
1939                                                          sky2->vlgrp,
1940                                                          be16_to_cpu(sky2->rx_tag));
1941                         } else
1942 #endif
1943                                 netif_receive_skb(skb);
1944
1945                         if (++work_done >= to_do)
1946                                 goto exit_loop;
1947                         break;
1948
1949 #ifdef SKY2_VLAN_TAG_USED
1950                 case OP_RXVLAN:
1951                         sky2->rx_tag = length;
1952                         break;
1953
1954                 case OP_RXCHKSVLAN:
1955                         sky2->rx_tag = length;
1956                         /* fall through */
1957 #endif
1958                 case OP_RXCHKS:
1959                         skb = sky2->rx_ring[sky2->rx_next].skb;
1960                         skb->ip_summed = CHECKSUM_HW;
1961                         skb->csum = le16_to_cpu(status);
1962                         break;
1963
1964                 case OP_TXINDEXLE:
1965                         /* TX index reports status for both ports */
1966                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
1967                         sky2_tx_done(hw->dev[0], status & 0xfff);
1968                         if (hw->dev[1])
1969                                 sky2_tx_done(hw->dev[1],
1970                                      ((status >> 24) & 0xff)
1971                                              | (u16)(length & 0xf) << 8);
1972                         break;
1973
1974                 default:
1975                         if (net_ratelimit())
1976                                 printk(KERN_WARNING PFX
1977                                        "unknown status opcode 0x%x\n", le->opcode);
1978                         goto exit_loop;
1979                 }
1980         }
1981
1982 exit_loop:
1983         return work_done;
1984 }
1985
1986 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
1987 {
1988         struct net_device *dev = hw->dev[port];
1989
1990         if (net_ratelimit())
1991                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
1992                        dev->name, status);
1993
1994         if (status & Y2_IS_PAR_RD1) {
1995                 if (net_ratelimit())
1996                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
1997                                dev->name);
1998                 /* Clear IRQ */
1999                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2000         }
2001
2002         if (status & Y2_IS_PAR_WR1) {
2003                 if (net_ratelimit())
2004                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2005                                dev->name);
2006
2007                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2008         }
2009
2010         if (status & Y2_IS_PAR_MAC1) {
2011                 if (net_ratelimit())
2012                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2013                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2014         }
2015
2016         if (status & Y2_IS_PAR_RX1) {
2017                 if (net_ratelimit())
2018                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2019                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2020         }
2021
2022         if (status & Y2_IS_TCP_TXA1) {
2023                 if (net_ratelimit())
2024                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2025                                dev->name);
2026                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2027         }
2028 }
2029
2030 static void sky2_hw_intr(struct sky2_hw *hw)
2031 {
2032         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2033
2034         if (status & Y2_IS_TIST_OV)
2035                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2036
2037         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2038                 u16 pci_err;
2039
2040                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2041                 if (net_ratelimit())
2042                         printk(KERN_ERR PFX "%s: pci hw error (0x%x)\n",
2043                                pci_name(hw->pdev), pci_err);
2044
2045                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2046                 sky2_pci_write16(hw, PCI_STATUS,
2047                                       pci_err | PCI_STATUS_ERROR_BITS);
2048                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2049         }
2050
2051         if (status & Y2_IS_PCI_EXP) {
2052                 /* PCI-Express uncorrectable Error occurred */
2053                 u32 pex_err;
2054
2055                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2056
2057                 if (net_ratelimit())
2058                         printk(KERN_ERR PFX "%s: pci express error (0x%x)\n",
2059                                pci_name(hw->pdev), pex_err);
2060
2061                 /* clear the interrupt */
2062                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2063                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2064                                        0xffffffffUL);
2065                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2066
2067                 if (pex_err & PEX_FATAL_ERRORS) {
2068                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2069                         hwmsk &= ~Y2_IS_PCI_EXP;
2070                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2071                 }
2072         }
2073
2074         if (status & Y2_HWE_L1_MASK)
2075                 sky2_hw_error(hw, 0, status);
2076         status >>= 8;
2077         if (status & Y2_HWE_L1_MASK)
2078                 sky2_hw_error(hw, 1, status);
2079 }
2080
2081 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2082 {
2083         struct net_device *dev = hw->dev[port];
2084         struct sky2_port *sky2 = netdev_priv(dev);
2085         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2086
2087         if (netif_msg_intr(sky2))
2088                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2089                        dev->name, status);
2090
2091         if (status & GM_IS_RX_FF_OR) {
2092                 ++sky2->net_stats.rx_fifo_errors;
2093                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2094         }
2095
2096         if (status & GM_IS_TX_FF_UR) {
2097                 ++sky2->net_stats.tx_fifo_errors;
2098                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2099         }
2100 }
2101
2102 /* This should never happen it is a fatal situation */
2103 static void sky2_descriptor_error(struct sky2_hw *hw, unsigned port,
2104                                   const char *rxtx, u32 mask)
2105 {
2106         struct net_device *dev = hw->dev[port];
2107         struct sky2_port *sky2 = netdev_priv(dev);
2108         u32 imask;
2109
2110         printk(KERN_ERR PFX "%s: %s descriptor error (hardware problem)\n",
2111                dev ? dev->name : "<not registered>", rxtx);
2112
2113         imask = sky2_read32(hw, B0_IMSK);
2114         imask &= ~mask;
2115         sky2_write32(hw, B0_IMSK, imask);
2116
2117         if (dev) {
2118                 spin_lock(&sky2->phy_lock);
2119                 sky2_link_down(sky2);
2120                 spin_unlock(&sky2->phy_lock);
2121         }
2122 }
2123
2124 /* If idle then force a fake soft NAPI poll once a second
2125  * to work around cases where sharing an edge triggered interrupt.
2126  */
2127 static void sky2_idle(unsigned long arg)
2128 {
2129         struct sky2_hw *hw = (struct sky2_hw *) arg;
2130         struct net_device *dev = hw->dev[0];
2131
2132         if (__netif_rx_schedule_prep(dev))
2133                 __netif_rx_schedule(dev);
2134
2135         mod_timer(&hw->idle_timer, jiffies + msecs_to_jiffies(idle_timeout));
2136 }
2137
2138
2139 static int sky2_poll(struct net_device *dev0, int *budget)
2140 {
2141         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
2142         int work_limit = min(dev0->quota, *budget);
2143         int work_done = 0;
2144         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2145
2146         if (status & Y2_IS_HW_ERR)
2147                 sky2_hw_intr(hw);
2148
2149         if (status & Y2_IS_IRQ_PHY1)
2150                 sky2_phy_intr(hw, 0);
2151
2152         if (status & Y2_IS_IRQ_PHY2)
2153                 sky2_phy_intr(hw, 1);
2154
2155         if (status & Y2_IS_IRQ_MAC1)
2156                 sky2_mac_intr(hw, 0);
2157
2158         if (status & Y2_IS_IRQ_MAC2)
2159                 sky2_mac_intr(hw, 1);
2160
2161         if (status & Y2_IS_CHK_RX1)
2162                 sky2_descriptor_error(hw, 0, "receive", Y2_IS_CHK_RX1);
2163
2164         if (status & Y2_IS_CHK_RX2)
2165                 sky2_descriptor_error(hw, 1, "receive", Y2_IS_CHK_RX2);
2166
2167         if (status & Y2_IS_CHK_TXA1)
2168                 sky2_descriptor_error(hw, 0, "transmit", Y2_IS_CHK_TXA1);
2169
2170         if (status & Y2_IS_CHK_TXA2)
2171                 sky2_descriptor_error(hw, 1, "transmit", Y2_IS_CHK_TXA2);
2172
2173         if (status & Y2_IS_STAT_BMU)
2174                 sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2175
2176         work_done = sky2_status_intr(hw, work_limit);
2177         *budget -= work_done;
2178         dev0->quota -= work_done;
2179
2180         if (work_done >= work_limit)
2181                 return 1;
2182
2183         netif_rx_complete(dev0);
2184
2185         status = sky2_read32(hw, B0_Y2_SP_LISR);
2186         return 0;
2187 }
2188
2189 static irqreturn_t sky2_intr(int irq, void *dev_id, struct pt_regs *regs)
2190 {
2191         struct sky2_hw *hw = dev_id;
2192         struct net_device *dev0 = hw->dev[0];
2193         u32 status;
2194
2195         /* Reading this mask interrupts as side effect */
2196         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2197         if (status == 0 || status == ~0)
2198                 return IRQ_NONE;
2199
2200         prefetch(&hw->st_le[hw->st_idx]);
2201         if (likely(__netif_rx_schedule_prep(dev0)))
2202                 __netif_rx_schedule(dev0);
2203
2204         return IRQ_HANDLED;
2205 }
2206
2207 #ifdef CONFIG_NET_POLL_CONTROLLER
2208 static void sky2_netpoll(struct net_device *dev)
2209 {
2210         struct sky2_port *sky2 = netdev_priv(dev);
2211
2212         sky2_intr(sky2->hw->pdev->irq, sky2->hw, NULL);
2213 }
2214 #endif
2215
2216 /* Chip internal frequency for clock calculations */
2217 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2218 {
2219         switch (hw->chip_id) {
2220         case CHIP_ID_YUKON_EC:
2221         case CHIP_ID_YUKON_EC_U:
2222                 return 125;     /* 125 Mhz */
2223         case CHIP_ID_YUKON_FE:
2224                 return 100;     /* 100 Mhz */
2225         default:                /* YUKON_XL */
2226                 return 156;     /* 156 Mhz */
2227         }
2228 }
2229
2230 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2231 {
2232         return sky2_mhz(hw) * us;
2233 }
2234
2235 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2236 {
2237         return clk / sky2_mhz(hw);
2238 }
2239
2240
2241 static int __devinit sky2_reset(struct sky2_hw *hw)
2242 {
2243         u16 status;
2244         u8 t8, pmd_type;
2245         int i;
2246
2247         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2248
2249         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2250         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2251                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2252                        pci_name(hw->pdev), hw->chip_id);
2253                 return -EOPNOTSUPP;
2254         }
2255
2256         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2257
2258         /* This rev is really old, and requires untested workarounds */
2259         if (hw->chip_id == CHIP_ID_YUKON_EC && hw->chip_rev == CHIP_REV_YU_EC_A1) {
2260                 printk(KERN_ERR PFX "%s: unsupported revision Yukon-%s (0x%x) rev %d\n",
2261                        pci_name(hw->pdev), yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
2262                        hw->chip_id, hw->chip_rev);
2263                 return -EOPNOTSUPP;
2264         }
2265
2266         /* disable ASF */
2267         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2268                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2269                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2270         }
2271
2272         /* do a SW reset */
2273         sky2_write8(hw, B0_CTST, CS_RST_SET);
2274         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2275
2276         /* clear PCI errors, if any */
2277         status = sky2_pci_read16(hw, PCI_STATUS);
2278
2279         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2280         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2281
2282
2283         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2284
2285         /* clear any PEX errors */
2286         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2287                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2288
2289
2290         pmd_type = sky2_read8(hw, B2_PMD_TYP);
2291         hw->copper = !(pmd_type == 'L' || pmd_type == 'S');
2292
2293         hw->ports = 1;
2294         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2295         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2296                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2297                         ++hw->ports;
2298         }
2299
2300         sky2_set_power_state(hw, PCI_D0);
2301
2302         for (i = 0; i < hw->ports; i++) {
2303                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2304                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2305         }
2306
2307         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2308
2309         /* Clear I2C IRQ noise */
2310         sky2_write32(hw, B2_I2C_IRQ, 1);
2311
2312         /* turn off hardware timer (unused) */
2313         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2314         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2315
2316         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2317
2318         /* Turn off descriptor polling */
2319         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2320
2321         /* Turn off receive timestamp */
2322         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2323         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2324
2325         /* enable the Tx Arbiters */
2326         for (i = 0; i < hw->ports; i++)
2327                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2328
2329         /* Initialize ram interface */
2330         for (i = 0; i < hw->ports; i++) {
2331                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2332
2333                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2334                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2335                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2336                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2337                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2338                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2339                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2340                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2341                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2342                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2343                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2344                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2345         }
2346
2347         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2348
2349         for (i = 0; i < hw->ports; i++)
2350                 sky2_phy_reset(hw, i);
2351
2352         memset(hw->st_le, 0, STATUS_LE_BYTES);
2353         hw->st_idx = 0;
2354
2355         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2356         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2357
2358         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2359         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2360
2361         /* Set the list last index */
2362         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2363
2364         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2365         sky2_write8(hw, STAT_FIFO_WM, 16);
2366
2367         /* set Status-FIFO ISR watermark */
2368         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2369                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2370         else
2371                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2372
2373         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2374         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2375         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2376
2377         /* enable status unit */
2378         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2379
2380         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2381         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2382         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2383
2384         return 0;
2385 }
2386
2387 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2388 {
2389         u32 modes;
2390         if (hw->copper) {
2391                 modes = SUPPORTED_10baseT_Half
2392                     | SUPPORTED_10baseT_Full
2393                     | SUPPORTED_100baseT_Half
2394                     | SUPPORTED_100baseT_Full
2395                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2396
2397                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2398                         modes |= SUPPORTED_1000baseT_Half
2399                             | SUPPORTED_1000baseT_Full;
2400         } else
2401                 modes = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
2402                     | SUPPORTED_Autoneg;
2403         return modes;
2404 }
2405
2406 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2407 {
2408         struct sky2_port *sky2 = netdev_priv(dev);
2409         struct sky2_hw *hw = sky2->hw;
2410
2411         ecmd->transceiver = XCVR_INTERNAL;
2412         ecmd->supported = sky2_supported_modes(hw);
2413         ecmd->phy_address = PHY_ADDR_MARV;
2414         if (hw->copper) {
2415                 ecmd->supported = SUPPORTED_10baseT_Half
2416                     | SUPPORTED_10baseT_Full
2417                     | SUPPORTED_100baseT_Half
2418                     | SUPPORTED_100baseT_Full
2419                     | SUPPORTED_1000baseT_Half
2420                     | SUPPORTED_1000baseT_Full
2421                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2422                 ecmd->port = PORT_TP;
2423         } else
2424                 ecmd->port = PORT_FIBRE;
2425
2426         ecmd->advertising = sky2->advertising;
2427         ecmd->autoneg = sky2->autoneg;
2428         ecmd->speed = sky2->speed;
2429         ecmd->duplex = sky2->duplex;
2430         return 0;
2431 }
2432
2433 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2434 {
2435         struct sky2_port *sky2 = netdev_priv(dev);
2436         const struct sky2_hw *hw = sky2->hw;
2437         u32 supported = sky2_supported_modes(hw);
2438
2439         if (ecmd->autoneg == AUTONEG_ENABLE) {
2440                 ecmd->advertising = supported;
2441                 sky2->duplex = -1;
2442                 sky2->speed = -1;
2443         } else {
2444                 u32 setting;
2445
2446                 switch (ecmd->speed) {
2447                 case SPEED_1000:
2448                         if (ecmd->duplex == DUPLEX_FULL)
2449                                 setting = SUPPORTED_1000baseT_Full;
2450                         else if (ecmd->duplex == DUPLEX_HALF)
2451                                 setting = SUPPORTED_1000baseT_Half;
2452                         else
2453                                 return -EINVAL;
2454                         break;
2455                 case SPEED_100:
2456                         if (ecmd->duplex == DUPLEX_FULL)
2457                                 setting = SUPPORTED_100baseT_Full;
2458                         else if (ecmd->duplex == DUPLEX_HALF)
2459                                 setting = SUPPORTED_100baseT_Half;
2460                         else
2461                                 return -EINVAL;
2462                         break;
2463
2464                 case SPEED_10:
2465                         if (ecmd->duplex == DUPLEX_FULL)
2466                                 setting = SUPPORTED_10baseT_Full;
2467                         else if (ecmd->duplex == DUPLEX_HALF)
2468                                 setting = SUPPORTED_10baseT_Half;
2469                         else
2470                                 return -EINVAL;
2471                         break;
2472                 default:
2473                         return -EINVAL;
2474                 }
2475
2476                 if ((setting & supported) == 0)
2477                         return -EINVAL;
2478
2479                 sky2->speed = ecmd->speed;
2480                 sky2->duplex = ecmd->duplex;
2481         }
2482
2483         sky2->autoneg = ecmd->autoneg;
2484         sky2->advertising = ecmd->advertising;
2485
2486         if (netif_running(dev))
2487                 sky2_phy_reinit(sky2);
2488
2489         return 0;
2490 }
2491
2492 static void sky2_get_drvinfo(struct net_device *dev,
2493                              struct ethtool_drvinfo *info)
2494 {
2495         struct sky2_port *sky2 = netdev_priv(dev);
2496
2497         strcpy(info->driver, DRV_NAME);
2498         strcpy(info->version, DRV_VERSION);
2499         strcpy(info->fw_version, "N/A");
2500         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2501 }
2502
2503 static const struct sky2_stat {
2504         char name[ETH_GSTRING_LEN];
2505         u16 offset;
2506 } sky2_stats[] = {
2507         { "tx_bytes",      GM_TXO_OK_HI },
2508         { "rx_bytes",      GM_RXO_OK_HI },
2509         { "tx_broadcast",  GM_TXF_BC_OK },
2510         { "rx_broadcast",  GM_RXF_BC_OK },
2511         { "tx_multicast",  GM_TXF_MC_OK },
2512         { "rx_multicast",  GM_RXF_MC_OK },
2513         { "tx_unicast",    GM_TXF_UC_OK },
2514         { "rx_unicast",    GM_RXF_UC_OK },
2515         { "tx_mac_pause",  GM_TXF_MPAUSE },
2516         { "rx_mac_pause",  GM_RXF_MPAUSE },
2517         { "collisions",    GM_TXF_COL },
2518         { "late_collision",GM_TXF_LAT_COL },
2519         { "aborted",       GM_TXF_ABO_COL },
2520         { "single_collisions", GM_TXF_SNG_COL },
2521         { "multi_collisions", GM_TXF_MUL_COL },
2522
2523         { "rx_short",      GM_RXF_SHT },
2524         { "rx_runt",       GM_RXE_FRAG },
2525         { "rx_64_byte_packets", GM_RXF_64B },
2526         { "rx_65_to_127_byte_packets", GM_RXF_127B },
2527         { "rx_128_to_255_byte_packets", GM_RXF_255B },
2528         { "rx_256_to_511_byte_packets", GM_RXF_511B },
2529         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
2530         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
2531         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
2532         { "rx_too_long",   GM_RXF_LNG_ERR },
2533         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
2534         { "rx_jabber",     GM_RXF_JAB_PKT },
2535         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2536
2537         { "tx_64_byte_packets", GM_TXF_64B },
2538         { "tx_65_to_127_byte_packets", GM_TXF_127B },
2539         { "tx_128_to_255_byte_packets", GM_TXF_255B },
2540         { "tx_256_to_511_byte_packets", GM_TXF_511B },
2541         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
2542         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
2543         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
2544         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
2545 };
2546
2547 static u32 sky2_get_rx_csum(struct net_device *dev)
2548 {
2549         struct sky2_port *sky2 = netdev_priv(dev);
2550
2551         return sky2->rx_csum;
2552 }
2553
2554 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2555 {
2556         struct sky2_port *sky2 = netdev_priv(dev);
2557
2558         sky2->rx_csum = data;
2559
2560         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2561                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2562
2563         return 0;
2564 }
2565
2566 static u32 sky2_get_msglevel(struct net_device *netdev)
2567 {
2568         struct sky2_port *sky2 = netdev_priv(netdev);
2569         return sky2->msg_enable;
2570 }
2571
2572 static int sky2_nway_reset(struct net_device *dev)
2573 {
2574         struct sky2_port *sky2 = netdev_priv(dev);
2575
2576         if (sky2->autoneg != AUTONEG_ENABLE)
2577                 return -EINVAL;
2578
2579         sky2_phy_reinit(sky2);
2580
2581         return 0;
2582 }
2583
2584 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2585 {
2586         struct sky2_hw *hw = sky2->hw;
2587         unsigned port = sky2->port;
2588         int i;
2589
2590         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2591             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2592         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2593             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2594
2595         for (i = 2; i < count; i++)
2596                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2597 }
2598
2599 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2600 {
2601         struct sky2_port *sky2 = netdev_priv(netdev);
2602         sky2->msg_enable = value;
2603 }
2604
2605 static int sky2_get_stats_count(struct net_device *dev)
2606 {
2607         return ARRAY_SIZE(sky2_stats);
2608 }
2609
2610 static void sky2_get_ethtool_stats(struct net_device *dev,
2611                                    struct ethtool_stats *stats, u64 * data)
2612 {
2613         struct sky2_port *sky2 = netdev_priv(dev);
2614
2615         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2616 }
2617
2618 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2619 {
2620         int i;
2621
2622         switch (stringset) {
2623         case ETH_SS_STATS:
2624                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2625                         memcpy(data + i * ETH_GSTRING_LEN,
2626                                sky2_stats[i].name, ETH_GSTRING_LEN);
2627                 break;
2628         }
2629 }
2630
2631 /* Use hardware MIB variables for critical path statistics and
2632  * transmit feedback not reported at interrupt.
2633  * Other errors are accounted for in interrupt handler.
2634  */
2635 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2636 {
2637         struct sky2_port *sky2 = netdev_priv(dev);
2638         u64 data[13];
2639
2640         sky2_phy_stats(sky2, data, ARRAY_SIZE(data));
2641
2642         sky2->net_stats.tx_bytes = data[0];
2643         sky2->net_stats.rx_bytes = data[1];
2644         sky2->net_stats.tx_packets = data[2] + data[4] + data[6];
2645         sky2->net_stats.rx_packets = data[3] + data[5] + data[7];
2646         sky2->net_stats.multicast = data[3] + data[5];
2647         sky2->net_stats.collisions = data[10];
2648         sky2->net_stats.tx_aborted_errors = data[12];
2649
2650         return &sky2->net_stats;
2651 }
2652
2653 static int sky2_set_mac_address(struct net_device *dev, void *p)
2654 {
2655         struct sky2_port *sky2 = netdev_priv(dev);
2656         struct sky2_hw *hw = sky2->hw;
2657         unsigned port = sky2->port;
2658         const struct sockaddr *addr = p;
2659
2660         if (!is_valid_ether_addr(addr->sa_data))
2661                 return -EADDRNOTAVAIL;
2662
2663         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2664         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
2665                     dev->dev_addr, ETH_ALEN);
2666         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
2667                     dev->dev_addr, ETH_ALEN);
2668
2669         /* virtual address for data */
2670         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
2671
2672         /* physical address: used for pause frames */
2673         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
2674
2675         return 0;
2676 }
2677
2678 static void sky2_set_multicast(struct net_device *dev)
2679 {
2680         struct sky2_port *sky2 = netdev_priv(dev);
2681         struct sky2_hw *hw = sky2->hw;
2682         unsigned port = sky2->port;
2683         struct dev_mc_list *list = dev->mc_list;
2684         u16 reg;
2685         u8 filter[8];
2686
2687         memset(filter, 0, sizeof(filter));
2688
2689         reg = gma_read16(hw, port, GM_RX_CTRL);
2690         reg |= GM_RXCR_UCF_ENA;
2691
2692         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2693                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2694         else if ((dev->flags & IFF_ALLMULTI) || dev->mc_count > 16)     /* all multicast */
2695                 memset(filter, 0xff, sizeof(filter));
2696         else if (dev->mc_count == 0)    /* no multicast */
2697                 reg &= ~GM_RXCR_MCF_ENA;
2698         else {
2699                 int i;
2700                 reg |= GM_RXCR_MCF_ENA;
2701
2702                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2703                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2704                         filter[bit / 8] |= 1 << (bit % 8);
2705                 }
2706         }
2707
2708         gma_write16(hw, port, GM_MC_ADDR_H1,
2709                     (u16) filter[0] | ((u16) filter[1] << 8));
2710         gma_write16(hw, port, GM_MC_ADDR_H2,
2711                     (u16) filter[2] | ((u16) filter[3] << 8));
2712         gma_write16(hw, port, GM_MC_ADDR_H3,
2713                     (u16) filter[4] | ((u16) filter[5] << 8));
2714         gma_write16(hw, port, GM_MC_ADDR_H4,
2715                     (u16) filter[6] | ((u16) filter[7] << 8));
2716
2717         gma_write16(hw, port, GM_RX_CTRL, reg);
2718 }
2719
2720 /* Can have one global because blinking is controlled by
2721  * ethtool and that is always under RTNL mutex
2722  */
2723 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2724 {
2725         u16 pg;
2726
2727         switch (hw->chip_id) {
2728         case CHIP_ID_YUKON_XL:
2729                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2730                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2731                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2732                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2733                                    PHY_M_LEDC_INIT_CTRL(7) |
2734                                    PHY_M_LEDC_STA1_CTRL(7) |
2735                                    PHY_M_LEDC_STA0_CTRL(7))
2736                              : 0);
2737
2738                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2739                 break;
2740
2741         default:
2742                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2743                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
2744                              on ? PHY_M_LED_MO_DUP(MO_LED_ON) |
2745                              PHY_M_LED_MO_10(MO_LED_ON) |
2746                              PHY_M_LED_MO_100(MO_LED_ON) |
2747                              PHY_M_LED_MO_1000(MO_LED_ON) |
2748                              PHY_M_LED_MO_RX(MO_LED_ON)
2749                              : PHY_M_LED_MO_DUP(MO_LED_OFF) |
2750                              PHY_M_LED_MO_10(MO_LED_OFF) |
2751                              PHY_M_LED_MO_100(MO_LED_OFF) |
2752                              PHY_M_LED_MO_1000(MO_LED_OFF) |
2753                              PHY_M_LED_MO_RX(MO_LED_OFF));
2754
2755         }
2756 }
2757
2758 /* blink LED's for finding board */
2759 static int sky2_phys_id(struct net_device *dev, u32 data)
2760 {
2761         struct sky2_port *sky2 = netdev_priv(dev);
2762         struct sky2_hw *hw = sky2->hw;
2763         unsigned port = sky2->port;
2764         u16 ledctrl, ledover = 0;
2765         long ms;
2766         int interrupted;
2767         int onoff = 1;
2768
2769         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
2770                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
2771         else
2772                 ms = data * 1000;
2773
2774         /* save initial values */
2775         spin_lock_bh(&sky2->phy_lock);
2776         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2777                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2778                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2779                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2780                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2781         } else {
2782                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
2783                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
2784         }
2785
2786         interrupted = 0;
2787         while (!interrupted && ms > 0) {
2788                 sky2_led(hw, port, onoff);
2789                 onoff = !onoff;
2790
2791                 spin_unlock_bh(&sky2->phy_lock);
2792                 interrupted = msleep_interruptible(250);
2793                 spin_lock_bh(&sky2->phy_lock);
2794
2795                 ms -= 250;
2796         }
2797
2798         /* resume regularly scheduled programming */
2799         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2800                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2801                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2802                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
2803                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2804         } else {
2805                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
2806                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
2807         }
2808         spin_unlock_bh(&sky2->phy_lock);
2809
2810         return 0;
2811 }
2812
2813 static void sky2_get_pauseparam(struct net_device *dev,
2814                                 struct ethtool_pauseparam *ecmd)
2815 {
2816         struct sky2_port *sky2 = netdev_priv(dev);
2817
2818         ecmd->tx_pause = sky2->tx_pause;
2819         ecmd->rx_pause = sky2->rx_pause;
2820         ecmd->autoneg = sky2->autoneg;
2821 }
2822
2823 static int sky2_set_pauseparam(struct net_device *dev,
2824                                struct ethtool_pauseparam *ecmd)
2825 {
2826         struct sky2_port *sky2 = netdev_priv(dev);
2827         int err = 0;
2828
2829         sky2->autoneg = ecmd->autoneg;
2830         sky2->tx_pause = ecmd->tx_pause != 0;
2831         sky2->rx_pause = ecmd->rx_pause != 0;
2832
2833         sky2_phy_reinit(sky2);
2834
2835         return err;
2836 }
2837
2838 static int sky2_get_coalesce(struct net_device *dev,
2839                              struct ethtool_coalesce *ecmd)
2840 {
2841         struct sky2_port *sky2 = netdev_priv(dev);
2842         struct sky2_hw *hw = sky2->hw;
2843
2844         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
2845                 ecmd->tx_coalesce_usecs = 0;
2846         else {
2847                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
2848                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
2849         }
2850         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
2851
2852         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
2853                 ecmd->rx_coalesce_usecs = 0;
2854         else {
2855                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
2856                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
2857         }
2858         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
2859
2860         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
2861                 ecmd->rx_coalesce_usecs_irq = 0;
2862         else {
2863                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
2864                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
2865         }
2866
2867         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
2868
2869         return 0;
2870 }
2871
2872 /* Note: this affect both ports */
2873 static int sky2_set_coalesce(struct net_device *dev,
2874                              struct ethtool_coalesce *ecmd)
2875 {
2876         struct sky2_port *sky2 = netdev_priv(dev);
2877         struct sky2_hw *hw = sky2->hw;
2878         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
2879
2880         if (ecmd->tx_coalesce_usecs > tmax ||
2881             ecmd->rx_coalesce_usecs > tmax ||
2882             ecmd->rx_coalesce_usecs_irq > tmax)
2883                 return -EINVAL;
2884
2885         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
2886                 return -EINVAL;
2887         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
2888                 return -EINVAL;
2889         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
2890                 return -EINVAL;
2891
2892         if (ecmd->tx_coalesce_usecs == 0)
2893                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2894         else {
2895                 sky2_write32(hw, STAT_TX_TIMER_INI,
2896                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
2897                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2898         }
2899         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
2900
2901         if (ecmd->rx_coalesce_usecs == 0)
2902                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
2903         else {
2904                 sky2_write32(hw, STAT_LEV_TIMER_INI,
2905                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
2906                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2907         }
2908         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
2909
2910         if (ecmd->rx_coalesce_usecs_irq == 0)
2911                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
2912         else {
2913                 sky2_write32(hw, STAT_ISR_TIMER_INI,
2914                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
2915                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2916         }
2917         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
2918         return 0;
2919 }
2920
2921 static void sky2_get_ringparam(struct net_device *dev,
2922                                struct ethtool_ringparam *ering)
2923 {
2924         struct sky2_port *sky2 = netdev_priv(dev);
2925
2926         ering->rx_max_pending = RX_MAX_PENDING;
2927         ering->rx_mini_max_pending = 0;
2928         ering->rx_jumbo_max_pending = 0;
2929         ering->tx_max_pending = TX_RING_SIZE - 1;
2930
2931         ering->rx_pending = sky2->rx_pending;
2932         ering->rx_mini_pending = 0;
2933         ering->rx_jumbo_pending = 0;
2934         ering->tx_pending = sky2->tx_pending;
2935 }
2936
2937 static int sky2_set_ringparam(struct net_device *dev,
2938                               struct ethtool_ringparam *ering)
2939 {
2940         struct sky2_port *sky2 = netdev_priv(dev);
2941         int err = 0;
2942
2943         if (ering->rx_pending > RX_MAX_PENDING ||
2944             ering->rx_pending < 8 ||
2945             ering->tx_pending < MAX_SKB_TX_LE ||
2946             ering->tx_pending > TX_RING_SIZE - 1)
2947                 return -EINVAL;
2948
2949         if (netif_running(dev))
2950                 sky2_down(dev);
2951
2952         sky2->rx_pending = ering->rx_pending;
2953         sky2->tx_pending = ering->tx_pending;
2954
2955         if (netif_running(dev)) {
2956                 err = sky2_up(dev);
2957                 if (err)
2958                         dev_close(dev);
2959                 else
2960                         sky2_set_multicast(dev);
2961         }
2962
2963         return err;
2964 }
2965
2966 static int sky2_get_regs_len(struct net_device *dev)
2967 {
2968         return 0x4000;
2969 }
2970
2971 /*
2972  * Returns copy of control register region
2973  * Note: access to the RAM address register set will cause timeouts.
2974  */
2975 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
2976                           void *p)
2977 {
2978         const struct sky2_port *sky2 = netdev_priv(dev);
2979         const void __iomem *io = sky2->hw->regs;
2980
2981         BUG_ON(regs->len < B3_RI_WTO_R1);
2982         regs->version = 1;
2983         memset(p, 0, regs->len);
2984
2985         memcpy_fromio(p, io, B3_RAM_ADDR);
2986
2987         memcpy_fromio(p + B3_RI_WTO_R1,
2988                       io + B3_RI_WTO_R1,
2989                       regs->len - B3_RI_WTO_R1);
2990 }
2991
2992 static struct ethtool_ops sky2_ethtool_ops = {
2993         .get_settings = sky2_get_settings,
2994         .set_settings = sky2_set_settings,
2995         .get_drvinfo = sky2_get_drvinfo,
2996         .get_msglevel = sky2_get_msglevel,
2997         .set_msglevel = sky2_set_msglevel,
2998         .nway_reset   = sky2_nway_reset,
2999         .get_regs_len = sky2_get_regs_len,
3000         .get_regs = sky2_get_regs,
3001         .get_link = ethtool_op_get_link,
3002         .get_sg = ethtool_op_get_sg,
3003         .set_sg = ethtool_op_set_sg,
3004         .get_tx_csum = ethtool_op_get_tx_csum,
3005         .set_tx_csum = ethtool_op_set_tx_csum,
3006         .get_tso = ethtool_op_get_tso,
3007         .set_tso = ethtool_op_set_tso,
3008         .get_rx_csum = sky2_get_rx_csum,
3009         .set_rx_csum = sky2_set_rx_csum,
3010         .get_strings = sky2_get_strings,
3011         .get_coalesce = sky2_get_coalesce,
3012         .set_coalesce = sky2_set_coalesce,
3013         .get_ringparam = sky2_get_ringparam,
3014         .set_ringparam = sky2_set_ringparam,
3015         .get_pauseparam = sky2_get_pauseparam,
3016         .set_pauseparam = sky2_set_pauseparam,
3017         .phys_id = sky2_phys_id,
3018         .get_stats_count = sky2_get_stats_count,
3019         .get_ethtool_stats = sky2_get_ethtool_stats,
3020         .get_perm_addr  = ethtool_op_get_perm_addr,
3021 };
3022
3023 /* Initialize network device */
3024 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
3025                                                      unsigned port, int highmem)
3026 {
3027         struct sky2_port *sky2;
3028         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
3029
3030         if (!dev) {
3031                 printk(KERN_ERR "sky2 etherdev alloc failed");
3032                 return NULL;
3033         }
3034
3035         SET_MODULE_OWNER(dev);
3036         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3037         dev->irq = hw->pdev->irq;
3038         dev->open = sky2_up;
3039         dev->stop = sky2_down;
3040         dev->do_ioctl = sky2_ioctl;
3041         dev->hard_start_xmit = sky2_xmit_frame;
3042         dev->get_stats = sky2_get_stats;
3043         dev->set_multicast_list = sky2_set_multicast;
3044         dev->set_mac_address = sky2_set_mac_address;
3045         dev->change_mtu = sky2_change_mtu;
3046         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
3047         dev->tx_timeout = sky2_tx_timeout;
3048         dev->watchdog_timeo = TX_WATCHDOG;
3049         if (port == 0)
3050                 dev->poll = sky2_poll;
3051         dev->weight = NAPI_WEIGHT;
3052 #ifdef CONFIG_NET_POLL_CONTROLLER
3053         dev->poll_controller = sky2_netpoll;
3054 #endif
3055
3056         sky2 = netdev_priv(dev);
3057         sky2->netdev = dev;
3058         sky2->hw = hw;
3059         sky2->msg_enable = netif_msg_init(debug, default_msg);
3060
3061         spin_lock_init(&sky2->tx_lock);
3062         /* Auto speed and flow control */
3063         sky2->autoneg = AUTONEG_ENABLE;
3064         sky2->tx_pause = 1;
3065         sky2->rx_pause = 1;
3066         sky2->duplex = -1;
3067         sky2->speed = -1;
3068         sky2->advertising = sky2_supported_modes(hw);
3069
3070         /* Receive checksum disabled for Yukon XL
3071          * because of observed problems with incorrect
3072          * values when multiple packets are received in one interrupt
3073          */
3074         sky2->rx_csum = (hw->chip_id != CHIP_ID_YUKON_XL);
3075
3076         spin_lock_init(&sky2->phy_lock);
3077         sky2->tx_pending = TX_DEF_PENDING;
3078         sky2->rx_pending = RX_DEF_PENDING;
3079         sky2->rx_bufsize = sky2_buf_size(ETH_DATA_LEN);
3080
3081         hw->dev[port] = dev;
3082
3083         sky2->port = port;
3084
3085         dev->features |= NETIF_F_LLTX;
3086         if (hw->chip_id != CHIP_ID_YUKON_EC_U)
3087                 dev->features |= NETIF_F_TSO;
3088         if (highmem)
3089                 dev->features |= NETIF_F_HIGHDMA;
3090         dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3091
3092 #ifdef SKY2_VLAN_TAG_USED
3093         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3094         dev->vlan_rx_register = sky2_vlan_rx_register;
3095         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
3096 #endif
3097
3098         /* read the mac address */
3099         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3100         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3101
3102         /* device is off until link detection */
3103         netif_carrier_off(dev);
3104         netif_stop_queue(dev);
3105
3106         return dev;
3107 }
3108
3109 static void __devinit sky2_show_addr(struct net_device *dev)
3110 {
3111         const struct sky2_port *sky2 = netdev_priv(dev);
3112
3113         if (netif_msg_probe(sky2))
3114                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3115                        dev->name,
3116                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3117                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3118 }
3119
3120 /* Handle software interrupt used during MSI test */
3121 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id,
3122                                             struct pt_regs *regs)
3123 {
3124         struct sky2_hw *hw = dev_id;
3125         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3126
3127         if (status == 0)
3128                 return IRQ_NONE;
3129
3130         if (status & Y2_IS_IRQ_SW) {
3131                 hw->msi_detected = 1;
3132                 wake_up(&hw->msi_wait);
3133                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3134         }
3135         sky2_write32(hw, B0_Y2_SP_ICR, 2);
3136
3137         return IRQ_HANDLED;
3138 }
3139
3140 /* Test interrupt path by forcing a a software IRQ */
3141 static int __devinit sky2_test_msi(struct sky2_hw *hw)
3142 {
3143         struct pci_dev *pdev = hw->pdev;
3144         int err;
3145
3146         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
3147
3148         err = request_irq(pdev->irq, sky2_test_intr, SA_SHIRQ, DRV_NAME, hw);
3149         if (err) {
3150                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3151                        pci_name(pdev), pdev->irq);
3152                 return err;
3153         }
3154
3155         init_waitqueue_head (&hw->msi_wait);
3156
3157         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
3158         wmb();
3159
3160         wait_event_timeout(hw->msi_wait, hw->msi_detected, HZ/10);
3161
3162         if (!hw->msi_detected) {
3163                 /* MSI test failed, go back to INTx mode */
3164                 printk(KERN_WARNING PFX "%s: No interrupt was generated using MSI, "
3165                        "switching to INTx mode. Please report this failure to "
3166                        "the PCI maintainer and include system chipset information.\n",
3167                        pci_name(pdev));
3168
3169                 err = -EOPNOTSUPP;
3170                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3171         }
3172
3173         sky2_write32(hw, B0_IMSK, 0);
3174
3175         free_irq(pdev->irq, hw);
3176
3177         return err;
3178 }
3179
3180 static int __devinit sky2_probe(struct pci_dev *pdev,
3181                                 const struct pci_device_id *ent)
3182 {
3183         struct net_device *dev, *dev1 = NULL;
3184         struct sky2_hw *hw;
3185         int err, pm_cap, using_dac = 0;
3186
3187         err = pci_enable_device(pdev);
3188         if (err) {
3189                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3190                        pci_name(pdev));
3191                 goto err_out;
3192         }
3193
3194         err = pci_request_regions(pdev, DRV_NAME);
3195         if (err) {
3196                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3197                        pci_name(pdev));
3198                 goto err_out;
3199         }
3200
3201         pci_set_master(pdev);
3202
3203         /* Find power-management capability. */
3204         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
3205         if (pm_cap == 0) {
3206                 printk(KERN_ERR PFX "Cannot find PowerManagement capability, "
3207                        "aborting.\n");
3208                 err = -EIO;
3209                 goto err_out_free_regions;
3210         }
3211
3212         if (sizeof(dma_addr_t) > sizeof(u32) &&
3213             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3214                 using_dac = 1;
3215                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3216                 if (err < 0) {
3217                         printk(KERN_ERR PFX "%s unable to obtain 64 bit DMA "
3218                                "for consistent allocations\n", pci_name(pdev));
3219                         goto err_out_free_regions;
3220                 }
3221
3222         } else {
3223                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3224                 if (err) {
3225                         printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3226                                pci_name(pdev));
3227                         goto err_out_free_regions;
3228                 }
3229         }
3230
3231         err = -ENOMEM;
3232         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3233         if (!hw) {
3234                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3235                        pci_name(pdev));
3236                 goto err_out_free_regions;
3237         }
3238
3239         hw->pdev = pdev;
3240
3241         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3242         if (!hw->regs) {
3243                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3244                        pci_name(pdev));
3245                 goto err_out_free_hw;
3246         }
3247         hw->pm_cap = pm_cap;
3248
3249 #ifdef __BIG_ENDIAN
3250         /* byte swap descriptors in hardware */
3251         {
3252                 u32 reg;
3253
3254                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
3255                 reg |= PCI_REV_DESC;
3256                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
3257         }
3258 #endif
3259
3260         /* ring for status responses */
3261         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
3262                                          &hw->st_dma);
3263         if (!hw->st_le)
3264                 goto err_out_iounmap;
3265
3266         err = sky2_reset(hw);
3267         if (err)
3268                 goto err_out_iounmap;
3269
3270         printk(KERN_INFO PFX "v%s addr 0x%lx irq %d Yukon-%s (0x%x) rev %d\n",
3271                DRV_VERSION, pci_resource_start(pdev, 0), pdev->irq,
3272                yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3273                hw->chip_id, hw->chip_rev);
3274
3275         dev = sky2_init_netdev(hw, 0, using_dac);
3276         if (!dev)
3277                 goto err_out_free_pci;
3278
3279         err = register_netdev(dev);
3280         if (err) {
3281                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3282                        pci_name(pdev));
3283                 goto err_out_free_netdev;
3284         }
3285
3286         sky2_show_addr(dev);
3287
3288         if (hw->ports > 1 && (dev1 = sky2_init_netdev(hw, 1, using_dac))) {
3289                 if (register_netdev(dev1) == 0)
3290                         sky2_show_addr(dev1);
3291                 else {
3292                         /* Failure to register second port need not be fatal */
3293                         printk(KERN_WARNING PFX
3294                                "register of second port failed\n");
3295                         hw->dev[1] = NULL;
3296                         free_netdev(dev1);
3297                 }
3298         }
3299
3300         if (!disable_msi && pci_enable_msi(pdev) == 0) {
3301                 err = sky2_test_msi(hw);
3302                 if (err == -EOPNOTSUPP)
3303                         pci_disable_msi(pdev);
3304                 else if (err)
3305                         goto err_out_unregister;
3306         }
3307
3308         err = request_irq(pdev->irq,  sky2_intr, SA_SHIRQ, DRV_NAME, hw);
3309         if (err) {
3310                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3311                        pci_name(pdev), pdev->irq);
3312                 goto err_out_unregister;
3313         }
3314
3315         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3316
3317         setup_timer(&hw->idle_timer, sky2_idle, (unsigned long) hw);
3318         if (idle_timeout > 0)
3319                 mod_timer(&hw->idle_timer,
3320                           jiffies + msecs_to_jiffies(idle_timeout));
3321
3322         pci_set_drvdata(pdev, hw);
3323
3324         return 0;
3325
3326 err_out_unregister:
3327         pci_disable_msi(pdev);
3328         if (dev1) {
3329                 unregister_netdev(dev1);
3330                 free_netdev(dev1);
3331         }
3332         unregister_netdev(dev);
3333 err_out_free_netdev:
3334         free_netdev(dev);
3335 err_out_free_pci:
3336         sky2_write8(hw, B0_CTST, CS_RST_SET);
3337         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3338 err_out_iounmap:
3339         iounmap(hw->regs);
3340 err_out_free_hw:
3341         kfree(hw);
3342 err_out_free_regions:
3343         pci_release_regions(pdev);
3344         pci_disable_device(pdev);
3345 err_out:
3346         return err;
3347 }
3348
3349 static void __devexit sky2_remove(struct pci_dev *pdev)
3350 {
3351         struct sky2_hw *hw = pci_get_drvdata(pdev);
3352         struct net_device *dev0, *dev1;
3353
3354         if (!hw)
3355                 return;
3356
3357         del_timer_sync(&hw->idle_timer);
3358
3359         sky2_write32(hw, B0_IMSK, 0);
3360         synchronize_irq(hw->pdev->irq);
3361
3362         dev0 = hw->dev[0];
3363         dev1 = hw->dev[1];
3364         if (dev1)
3365                 unregister_netdev(dev1);
3366         unregister_netdev(dev0);
3367
3368         sky2_set_power_state(hw, PCI_D3hot);
3369         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3370         sky2_write8(hw, B0_CTST, CS_RST_SET);
3371         sky2_read8(hw, B0_CTST);
3372
3373         free_irq(pdev->irq, hw);
3374         pci_disable_msi(pdev);
3375         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3376         pci_release_regions(pdev);
3377         pci_disable_device(pdev);
3378
3379         if (dev1)
3380                 free_netdev(dev1);
3381         free_netdev(dev0);
3382         iounmap(hw->regs);
3383         kfree(hw);
3384
3385         pci_set_drvdata(pdev, NULL);
3386 }
3387
3388 #ifdef CONFIG_PM
3389 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3390 {
3391         struct sky2_hw *hw = pci_get_drvdata(pdev);
3392         int i;
3393
3394         for (i = 0; i < 2; i++) {
3395                 struct net_device *dev = hw->dev[i];
3396
3397                 if (dev) {
3398                         if (!netif_running(dev))
3399                                 continue;
3400
3401                         sky2_down(dev);
3402                         netif_device_detach(dev);
3403                 }
3404         }
3405
3406         return sky2_set_power_state(hw, pci_choose_state(pdev, state));
3407 }
3408
3409 static int sky2_resume(struct pci_dev *pdev)
3410 {
3411         struct sky2_hw *hw = pci_get_drvdata(pdev);
3412         int i, err;
3413
3414         pci_restore_state(pdev);
3415         pci_enable_wake(pdev, PCI_D0, 0);
3416         err = sky2_set_power_state(hw, PCI_D0);
3417         if (err)
3418                 goto out;
3419
3420         err = sky2_reset(hw);
3421         if (err)
3422                 goto out;
3423
3424         for (i = 0; i < 2; i++) {
3425                 struct net_device *dev = hw->dev[i];
3426                 if (dev && netif_running(dev)) {
3427                         netif_device_attach(dev);
3428                         err = sky2_up(dev);
3429                         if (err) {
3430                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3431                                        dev->name, err);
3432                                 dev_close(dev);
3433                                 break;
3434                         }
3435                 }
3436         }
3437 out:
3438         return err;
3439 }
3440 #endif
3441
3442 static struct pci_driver sky2_driver = {
3443         .name = DRV_NAME,
3444         .id_table = sky2_id_table,
3445         .probe = sky2_probe,
3446         .remove = __devexit_p(sky2_remove),
3447 #ifdef CONFIG_PM
3448         .suspend = sky2_suspend,
3449         .resume = sky2_resume,
3450 #endif
3451 };
3452
3453 static int __init sky2_init_module(void)
3454 {
3455         return pci_register_driver(&sky2_driver);
3456 }
3457
3458 static void __exit sky2_cleanup_module(void)
3459 {
3460         pci_unregister_driver(&sky2_driver);
3461 }
3462
3463 module_init(sky2_init_module);
3464 module_exit(sky2_cleanup_module);
3465
3466 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3467 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
3468 MODULE_LICENSE("GPL");
3469 MODULE_VERSION(DRV_VERSION);