sound/pci/hda/hda_intel.c

   1 /*
   2  *
   3  *  hda_intel.c - Implementation of primary alsa driver code base
   4  *                for Intel HD Audio.
   5  *
   6  *  Copyright(c) 2004 Intel Corporation. All rights reserved.
   7  *
   8  *  Copyright (c) 2004 Takashi Iwai <tiwai@suse.de>
   9  *                     PeiSen Hou <pshou@realtek.com.tw>
  10  *
  11  *  This program is free software; you can redistribute it and/or modify it
  12  *  under the terms of the GNU General Public License as published by the Free
  13  *  Software Foundation; either version 2 of the License, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful, but WITHOUT
  17  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  18  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  19  *  more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License along with
  22  *  this program; if not, write to the Free Software Foundation, Inc., 59
  23  *  Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  24  *
  25  *  CONTACTS:
  26  *
  27  *  Matt Jared          matt.jared@intel.com
  28  *  Andy Kopp           andy.kopp@intel.com
  29  *  Dan Kogan           dan.d.kogan@intel.com
  30  *
  31  *  CHANGES:
  32  *
  33  *  2004.12.01  Major rewrite by tiwai, merged the work of pshou
  34  *
  35  */
  36
  37 #include <sound/driver.h>
  38 #include <asm/io.h>
  39 #include <linux/delay.h>
  40 #include <linux/interrupt.h>
  41 #include <linux/kernel.h>
  42 #include <linux/module.h>
  43 #include <linux/moduleparam.h>
  44 #include <linux/init.h>
  45 #include <linux/slab.h>
  46 #include <linux/pci.h>
  47 #include <linux/mutex.h>
  48 #include <sound/core.h>
  49 #include <sound/initval.h>
  50 #include "hda_codec.h"
  51
  52
  53 static int index = SNDRV_DEFAULT_IDX1;
  54 static char *id = SNDRV_DEFAULT_STR1;
  55 static char *model;
  56 static int position_fix;
  57 static int probe_mask = -1;
  58 static int single_cmd;
  59 static int enable_msi;
  60
  61 module_param(index, int, 0444);
  62 MODULE_PARM_DESC(index, "Index value for Intel HD audio interface.");
  63 module_param(id, charp, 0444);
  64 MODULE_PARM_DESC(id, "ID string for Intel HD audio interface.");
  65 module_param(model, charp, 0444);
  66 MODULE_PARM_DESC(model, "Use the given board model.");
  67 module_param(position_fix, int, 0444);
  68 MODULE_PARM_DESC(position_fix, "Fix DMA pointer "
  69                  "(0 = auto, 1 = none, 2 = POSBUF, 3 = FIFO size).");
  70 module_param(probe_mask, int, 0444);
  71 MODULE_PARM_DESC(probe_mask, "Bitmask to probe codecs (default = -1).");
  72 module_param(single_cmd, bool, 0444);
  73 MODULE_PARM_DESC(single_cmd, "Use single command to communicate with codecs "
  74                  "(for debugging only).");
  75 module_param(enable_msi, int, 0);
  76 MODULE_PARM_DESC(enable_msi, "Enable Message Signaled Interrupt (MSI)");
  77
  78 #ifdef CONFIG_SND_HDA_POWER_SAVE
  79 /* power_save option is defined in hda_codec.c */
  80
  81 /* reset the HD-audio controller in power save mode.
  82  * this may give more power-saving, but will take longer time to
  83  * wake up.
  84  */
  85 static int power_save_controller = 1;
  86 module_param(power_save_controller, bool, 0644);
  87 MODULE_PARM_DESC(power_save_controller, "Reset controller in power save mode.");
  88 #endif
  89
  90 /* just for backward compatibility */
  91 static int enable;
  92 module_param(enable, bool, 0444);
  93
  94 MODULE_LICENSE("GPL");
  95 MODULE_SUPPORTED_DEVICE("{{Intel, ICH6},"
  96                          "{Intel, ICH6M},"
  97                          "{Intel, ICH7},"
  98                          "{Intel, ESB2},"
  99                          "{Intel, ICH8},"
 100                          "{Intel, ICH9},"
 101                          "{ATI, SB450},"
 102                          "{ATI, SB600},"
 103                          "{ATI, RS600},"
 104                          "{ATI, RS690},"
 105                          "{ATI, RS780},"
 106                          "{ATI, R600},"
 107                          "{VIA, VT8251},"
 108                          "{VIA, VT8237A},"
 109                          "{SiS, SIS966},"
 110                          "{ULI, M5461}}");
 111 MODULE_DESCRIPTION("Intel HDA driver");
 112
 113 #define SFX     "hda-intel: "
 114
 115
 116 /*
 117  * registers
 118  */
 119 #define ICH6_REG_GCAP                   0x00
 120 #define ICH6_REG_VMIN                   0x02
 121 #define ICH6_REG_VMAJ                   0x03
 122 #define ICH6_REG_OUTPAY                 0x04
 123 #define ICH6_REG_INPAY                  0x06
 124 #define ICH6_REG_GCTL                   0x08
 125 #define ICH6_REG_WAKEEN                 0x0c
 126 #define ICH6_REG_STATESTS               0x0e
 127 #define ICH6_REG_GSTS                   0x10
 128 #define ICH6_REG_INTCTL                 0x20
 129 #define ICH6_REG_INTSTS                 0x24
 130 #define ICH6_REG_WALCLK                 0x30
 131 #define ICH6_REG_SYNC                   0x34
 132 #define ICH6_REG_CORBLBASE              0x40
 133 #define ICH6_REG_CORBUBASE              0x44
 134 #define ICH6_REG_CORBWP                 0x48
 135 #define ICH6_REG_CORBRP                 0x4A
 136 #define ICH6_REG_CORBCTL                0x4c
 137 #define ICH6_REG_CORBSTS                0x4d
 138 #define ICH6_REG_CORBSIZE               0x4e
 139
 140 #define ICH6_REG_RIRBLBASE              0x50
 141 #define ICH6_REG_RIRBUBASE              0x54
 142 #define ICH6_REG_RIRBWP                 0x58
 143 #define ICH6_REG_RINTCNT                0x5a
 144 #define ICH6_REG_RIRBCTL                0x5c
 145 #define ICH6_REG_RIRBSTS                0x5d
 146 #define ICH6_REG_RIRBSIZE               0x5e
 147
 148 #define ICH6_REG_IC                     0x60
 149 #define ICH6_REG_IR                     0x64
 150 #define ICH6_REG_IRS                    0x68
 151 #define   ICH6_IRS_VALID        (1<<1)
 152 #define   ICH6_IRS_BUSY         (1<<0)
 153
 154 #define ICH6_REG_DPLBASE                0x70
 155 #define ICH6_REG_DPUBASE                0x74
 156 #define   ICH6_DPLBASE_ENABLE   0x1     /* Enable position buffer */
 157
 158 /* SD offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
 159 enum { SDI0, SDI1, SDI2, SDI3, SDO0, SDO1, SDO2, SDO3 };
 160
 161 /* stream register offsets from stream base */
 162 #define ICH6_REG_SD_CTL                 0x00
 163 #define ICH6_REG_SD_STS                 0x03
 164 #define ICH6_REG_SD_LPIB                0x04
 165 #define ICH6_REG_SD_CBL                 0x08
 166 #define ICH6_REG_SD_LVI                 0x0c
 167 #define ICH6_REG_SD_FIFOW               0x0e
 168 #define ICH6_REG_SD_FIFOSIZE            0x10
 169 #define ICH6_REG_SD_FORMAT              0x12
 170 #define ICH6_REG_SD_BDLPL               0x18
 171 #define ICH6_REG_SD_BDLPU               0x1c
 172
 173 /* PCI space */
 174 #define ICH6_PCIREG_TCSEL       0x44
 175
 176 /*
 177  * other constants
 178  */
 179
 180 /* max number of SDs */
 181 /* ICH, ATI and VIA have 4 playback and 4 capture */
 182 #define ICH6_CAPTURE_INDEX      0
 183 #define ICH6_NUM_CAPTURE        4
 184 #define ICH6_PLAYBACK_INDEX     4
 185 #define ICH6_NUM_PLAYBACK       4
 186
 187 /* ULI has 6 playback and 5 capture */
 188 #define ULI_CAPTURE_INDEX       0
 189 #define ULI_NUM_CAPTURE         5
 190 #define ULI_PLAYBACK_INDEX      5
 191 #define ULI_NUM_PLAYBACK        6
 192
 193 /* ATI HDMI has 1 playback and 0 capture */
 194 #define ATIHDMI_CAPTURE_INDEX   0
 195 #define ATIHDMI_NUM_CAPTURE     0
 196 #define ATIHDMI_PLAYBACK_INDEX  0
 197 #define ATIHDMI_NUM_PLAYBACK    1
 198
 199 /* this number is statically defined for simplicity */
 200 #define MAX_AZX_DEV             16
 201
 202 /* max number of fragments - we may use more if allocating more pages for BDL */
 203 #define BDL_SIZE                PAGE_ALIGN(8192)
 204 #define AZX_MAX_FRAG            (BDL_SIZE / (MAX_AZX_DEV * 16))
 205 /* max buffer size - no h/w limit, you can increase as you like */
 206 #define AZX_MAX_BUF_SIZE        (1024*1024*1024)
 207 /* max number of PCM devics per card */
 208 #define AZX_MAX_AUDIO_PCMS      6
 209 #define AZX_MAX_MODEM_PCMS      2
 210 #define AZX_MAX_PCMS            (AZX_MAX_AUDIO_PCMS + AZX_MAX_MODEM_PCMS)
 211
 212 /* RIRB int mask: overrun[2], response[0] */
 213 #define RIRB_INT_RESPONSE       0x01
 214 #define RIRB_INT_OVERRUN        0x04
 215 #define RIRB_INT_MASK           0x05
 216
 217 /* STATESTS int mask: SD2,SD1,SD0 */
 218 #define AZX_MAX_CODECS          3
 219 #define STATESTS_INT_MASK       0x07
 220
 221 /* SD_CTL bits */
 222 #define SD_CTL_STREAM_RESET     0x01    /* stream reset bit */
 223 #define SD_CTL_DMA_START        0x02    /* stream DMA start bit */
 224 #define SD_CTL_STREAM_TAG_MASK  (0xf << 20)
 225 #define SD_CTL_STREAM_TAG_SHIFT 20
 226
 227 /* SD_CTL and SD_STS */
 228 #define SD_INT_DESC_ERR         0x10    /* descriptor error interrupt */
 229 #define SD_INT_FIFO_ERR         0x08    /* FIFO error interrupt */
 230 #define SD_INT_COMPLETE         0x04    /* completion interrupt */
 231 #define SD_INT_MASK             (SD_INT_DESC_ERR|SD_INT_FIFO_ERR|\
 232                                  SD_INT_COMPLETE)
 233
 234 /* SD_STS */
 235 #define SD_STS_FIFO_READY       0x20    /* FIFO ready */
 236
 237 /* INTCTL and INTSTS */
 238 #define ICH6_INT_ALL_STREAM     0xff       /* all stream interrupts */
 239 #define ICH6_INT_CTRL_EN        0x40000000 /* controller interrupt enable bit */
 240 #define ICH6_INT_GLOBAL_EN      0x80000000 /* global interrupt enable bit */
 241
 242 /* GCTL unsolicited response enable bit */
 243 #define ICH6_GCTL_UREN          (1<<8)
 244
 245 /* GCTL reset bit */
 246 #define ICH6_GCTL_RESET         (1<<0)
 247
 248 /* CORB/RIRB control, read/write pointer */
 249 #define ICH6_RBCTL_DMA_EN       0x02    /* enable DMA */
 250 #define ICH6_RBCTL_IRQ_EN       0x01    /* enable IRQ */
 251 #define ICH6_RBRWP_CLR          0x8000  /* read/write pointer clear */
 252 /* below are so far hardcoded - should read registers in future */
 253 #define ICH6_MAX_CORB_ENTRIES   256
 254 #define ICH6_MAX_RIRB_ENTRIES   256
 255
 256 /* position fix mode */
 257 enum {
 258         POS_FIX_AUTO,
 259         POS_FIX_NONE,
 260         POS_FIX_POSBUF,
 261         POS_FIX_FIFO,
 262 };
 263
 264 /* Defines for ATI HD Audio support in SB450 south bridge */
 265 #define ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR   0x42
 266 #define ATI_SB450_HDAUDIO_ENABLE_SNOOP      0x02
 267
 268 /* Defines for Nvidia HDA support */
 269 #define NVIDIA_HDA_TRANSREG_ADDR      0x4e
 270 #define NVIDIA_HDA_ENABLE_COHBITS     0x0f
 271
 272 /*
 273  */
 274
 275 struct azx_dev {
 276         u32 *bdl;               /* virtual address of the BDL */
 277         dma_addr_t bdl_addr;    /* physical address of the BDL */
 278         u32 *posbuf;            /* position buffer pointer */
 279
 280         unsigned int bufsize;   /* size of the play buffer in bytes */
 281         unsigned int fragsize;  /* size of each period in bytes */
 282         unsigned int frags;     /* number for period in the play buffer */
 283         unsigned int fifo_size; /* FIFO size */
 284
 285         void __iomem *sd_addr;  /* stream descriptor pointer */
 286
 287         u32 sd_int_sta_mask;    /* stream int status mask */
 288
 289         /* pcm support */
 290         struct snd_pcm_substream *substream;    /* assigned substream,
 291                                                  * set in PCM open
 292                                                  */
 293         unsigned int format_val;        /* format value to be set in the
 294                                          * controller and the codec
 295                                          */
 296         unsigned char stream_tag;       /* assigned stream */
 297         unsigned char index;            /* stream index */
 298         /* for sanity check of position buffer */
 299         unsigned int period_intr;
 300
 301         unsigned int opened :1;
 302         unsigned int running :1;
 303 };
 304
 305 /* CORB/RIRB */
 306 struct azx_rb {
 307         u32 *buf;               /* CORB/RIRB buffer
 308                                  * Each CORB entry is 4byte, RIRB is 8byte
 309                                  */
 310         dma_addr_t addr;        /* physical address of CORB/RIRB buffer */
 311         /* for RIRB */
 312         unsigned short rp, wp;  /* read/write pointers */
 313         int cmds;               /* number of pending requests */
 314         u32 res;                /* last read value */
 315 };
 316
 317 struct azx {
 318         struct snd_card *card;
 319         struct pci_dev *pci;
 320
 321         /* chip type specific */
 322         int driver_type;
 323         int playback_streams;
 324         int playback_index_offset;
 325         int capture_streams;
 326         int capture_index_offset;
 327         int num_streams;
 328
 329         /* pci resources */
 330         unsigned long addr;
 331         void __iomem *remap_addr;
 332         int irq;
 333
 334         /* locks */
 335         spinlock_t reg_lock;
 336         struct mutex open_mutex;
 337
 338         /* streams (x num_streams) */
 339         struct azx_dev *azx_dev;
 340
 341         /* PCM */
 342         unsigned int pcm_devs;
 343         struct snd_pcm *pcm[AZX_MAX_PCMS];
 344
 345         /* HD codec */
 346         unsigned short codec_mask;
 347         struct hda_bus *bus;
 348
 349         /* CORB/RIRB */
 350         struct azx_rb corb;
 351         struct azx_rb rirb;
 352
 353         /* BDL, CORB/RIRB and position buffers */
 354         struct snd_dma_buffer bdl;
 355         struct snd_dma_buffer rb;
 356         struct snd_dma_buffer posbuf;
 357
 358         /* flags */
 359         int position_fix;
 360         unsigned int running :1;
 361         unsigned int initialized :1;
 362         unsigned int single_cmd :1;
 363         unsigned int polling_mode :1;
 364         unsigned int msi :1;
 365
 366         /* for debugging */
 367         unsigned int last_cmd;  /* last issued command (to sync) */
 368 };
 369
 370 /* driver types */
 371 enum {
 372         AZX_DRIVER_ICH,
 373         AZX_DRIVER_ATI,
 374         AZX_DRIVER_ATIHDMI,
 375         AZX_DRIVER_VIA,
 376         AZX_DRIVER_SIS,
 377         AZX_DRIVER_ULI,
 378         AZX_DRIVER_NVIDIA,
 379 };
 380
 381 static char *driver_short_names[] __devinitdata = {
 382         [AZX_DRIVER_ICH] = "HDA Intel",
 383         [AZX_DRIVER_ATI] = "HDA ATI SB",
 384         [AZX_DRIVER_ATIHDMI] = "HDA ATI HDMI",
 385         [AZX_DRIVER_VIA] = "HDA VIA VT82xx",
 386         [AZX_DRIVER_SIS] = "HDA SIS966",
 387         [AZX_DRIVER_ULI] = "HDA ULI M5461",
 388         [AZX_DRIVER_NVIDIA] = "HDA NVidia",
 389 };
 390
 391 /*
 392  * macros for easy use
 393  */
 394 #define azx_writel(chip,reg,value) \
 395         writel(value, (chip)->remap_addr + ICH6_REG_##reg)
 396 #define azx_readl(chip,reg) \
 397         readl((chip)->remap_addr + ICH6_REG_##reg)
 398 #define azx_writew(chip,reg,value) \
 399         writew(value, (chip)->remap_addr + ICH6_REG_##reg)
 400 #define azx_readw(chip,reg) \
 401         readw((chip)->remap_addr + ICH6_REG_##reg)
 402 #define azx_writeb(chip,reg,value) \
 403         writeb(value, (chip)->remap_addr + ICH6_REG_##reg)
 404 #define azx_readb(chip,reg) \
 405         readb((chip)->remap_addr + ICH6_REG_##reg)
 406
 407 #define azx_sd_writel(dev,reg,value) \
 408         writel(value, (dev)->sd_addr + ICH6_REG_##reg)
 409 #define azx_sd_readl(dev,reg) \
 410         readl((dev)->sd_addr + ICH6_REG_##reg)
 411 #define azx_sd_writew(dev,reg,value) \
 412         writew(value, (dev)->sd_addr + ICH6_REG_##reg)
 413 #define azx_sd_readw(dev,reg) \
 414         readw((dev)->sd_addr + ICH6_REG_##reg)
 415 #define azx_sd_writeb(dev,reg,value) \
 416         writeb(value, (dev)->sd_addr + ICH6_REG_##reg)
 417 #define azx_sd_readb(dev,reg) \
 418         readb((dev)->sd_addr + ICH6_REG_##reg)
 419
 420 /* for pcm support */
 421 #define get_azx_dev(substream) (substream->runtime->private_data)
 422
 423 /* Get the upper 32bit of the given dma_addr_t
 424  * Compiler should optimize and eliminate the code if dma_addr_t is 32bit
 425  */
 426 #define upper_32bit(addr) (sizeof(addr) > 4 ? (u32)((addr) >> 32) : (u32)0)
 427
 428 static int azx_acquire_irq(struct azx *chip, int do_disconnect);
 429
 430 /*
 431  * Interface for HD codec
 432  */
 433
 434 /*
 435  * CORB / RIRB interface
 436  */
 437 static int azx_alloc_cmd_io(struct azx *chip)
 438 {
 439         int err;
 440
 441         /* single page (at least 4096 bytes) must suffice for both ringbuffes */
 442         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
 443                                   snd_dma_pci_data(chip->pci),
 444                                   PAGE_SIZE, &chip->rb);
 445         if (err < 0) {
 446                 snd_printk(KERN_ERR SFX "cannot allocate CORB/RIRB\n");
 447                 return err;
 448         }
 449         return 0;
 450 }
 451
 452 static void azx_init_cmd_io(struct azx *chip)
 453 {
 454         /* CORB set up */
 455         chip->corb.addr = chip->rb.addr;
 456         chip->corb.buf = (u32 *)chip->rb.area;
 457         azx_writel(chip, CORBLBASE, (u32)chip->corb.addr);
 458         azx_writel(chip, CORBUBASE, upper_32bit(chip->corb.addr));
 459
 460         /* set the corb size to 256 entries (ULI requires explicitly) */
 461         azx_writeb(chip, CORBSIZE, 0x02);
 462         /* set the corb write pointer to 0 */
 463         azx_writew(chip, CORBWP, 0);
 464         /* reset the corb hw read pointer */
 465         azx_writew(chip, CORBRP, ICH6_RBRWP_CLR);
 466         /* enable corb dma */
 467         azx_writeb(chip, CORBCTL, ICH6_RBCTL_DMA_EN);
 468
 469         /* RIRB set up */
 470         chip->rirb.addr = chip->rb.addr + 2048;
 471         chip->rirb.buf = (u32 *)(chip->rb.area + 2048);
 472         azx_writel(chip, RIRBLBASE, (u32)chip->rirb.addr);
 473         azx_writel(chip, RIRBUBASE, upper_32bit(chip->rirb.addr));
 474
 475         /* set the rirb size to 256 entries (ULI requires explicitly) */
 476         azx_writeb(chip, RIRBSIZE, 0x02);
 477         /* reset the rirb hw write pointer */
 478         azx_writew(chip, RIRBWP, ICH6_RBRWP_CLR);
 479         /* set N=1, get RIRB response interrupt for new entry */
 480         azx_writew(chip, RINTCNT, 1);
 481         /* enable rirb dma and response irq */
 482         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN | ICH6_RBCTL_IRQ_EN);
 483         chip->rirb.rp = chip->rirb.cmds = 0;
 484 }
 485
 486 static void azx_free_cmd_io(struct azx *chip)
 487 {
 488         /* disable ringbuffer DMAs */
 489         azx_writeb(chip, RIRBCTL, 0);
 490         azx_writeb(chip, CORBCTL, 0);
 491 }
 492
 493 /* send a command */
 494 static int azx_corb_send_cmd(struct hda_codec *codec, u32 val)
 495 {
 496         struct azx *chip = codec->bus->private_data;
 497         unsigned int wp;
 498
 499         /* add command to corb */
 500         wp = azx_readb(chip, CORBWP);
 501         wp++;
 502         wp %= ICH6_MAX_CORB_ENTRIES;
 503
 504         spin_lock_irq(&chip->reg_lock);
 505         chip->rirb.cmds++;
 506         chip->corb.buf[wp] = cpu_to_le32(val);
 507         azx_writel(chip, CORBWP, wp);
 508         spin_unlock_irq(&chip->reg_lock);
 509
 510         return 0;
 511 }
 512
 513 #define ICH6_RIRB_EX_UNSOL_EV   (1<<4)
 514
 515 /* retrieve RIRB entry - called from interrupt handler */
 516 static void azx_update_rirb(struct azx *chip)
 517 {
 518         unsigned int rp, wp;
 519         u32 res, res_ex;
 520
 521         wp = azx_readb(chip, RIRBWP);
 522         if (wp == chip->rirb.wp)
 523                 return;
 524         chip->rirb.wp = wp;
 525
 526         while (chip->rirb.rp != wp) {
 527                 chip->rirb.rp++;
 528                 chip->rirb.rp %= ICH6_MAX_RIRB_ENTRIES;
 529
 530                 rp = chip->rirb.rp << 1; /* an RIRB entry is 8-bytes */
 531                 res_ex = le32_to_cpu(chip->rirb.buf[rp + 1]);
 532                 res = le32_to_cpu(chip->rirb.buf[rp]);
 533                 if (res_ex & ICH6_RIRB_EX_UNSOL_EV)
 534                         snd_hda_queue_unsol_event(chip->bus, res, res_ex);
 535                 else if (chip->rirb.cmds) {
 536                         chip->rirb.cmds--;
 537                         chip->rirb.res = res;
 538                 }
 539         }
 540 }
 541
 542 /* receive a response */
 543 static unsigned int azx_rirb_get_response(struct hda_codec *codec)
 544 {
 545         struct azx *chip = codec->bus->private_data;
 546         unsigned long timeout;
 547
 548  again:
 549         timeout = jiffies + msecs_to_jiffies(1000);
 550         do {
 551                 if (chip->polling_mode) {
 552                         spin_lock_irq(&chip->reg_lock);
 553                         azx_update_rirb(chip);
 554                         spin_unlock_irq(&chip->reg_lock);
 555                 }
 556                 if (!chip->rirb.cmds)
 557                         return chip->rirb.res; /* the last value */
 558                 udelay(10);
 559                 cond_resched();
 560         } while (time_after_eq(timeout, jiffies));
 561
 562         if (chip->msi) {
 563                 snd_printk(KERN_WARNING "hda_intel: No response from codec, "
 564                            "disabling MSI: last cmd=0x%08x\n", chip->last_cmd);
 565                 free_irq(chip->irq, chip);
 566                 chip->irq = -1;
 567                 pci_disable_msi(chip->pci);
 568                 chip->msi = 0;
 569                 if (azx_acquire_irq(chip, 1) < 0)
 570                         return -1;
 571                 goto again;
 572         }
 573
 574         if (!chip->polling_mode) {
 575                 snd_printk(KERN_WARNING "hda_intel: azx_get_response timeout, "
 576                            "switching to polling mode: last cmd=0x%08x\n",
 577                            chip->last_cmd);
 578                 chip->polling_mode = 1;
 579                 goto again;
 580         }
 581
 582         snd_printk(KERN_ERR "hda_intel: azx_get_response timeout, "
 583                    "switching to single_cmd mode: last cmd=0x%08x\n",
 584                    chip->last_cmd);
 585         chip->rirb.rp = azx_readb(chip, RIRBWP);
 586         chip->rirb.cmds = 0;
 587         /* switch to single_cmd mode */
 588         chip->single_cmd = 1;
 589         azx_free_cmd_io(chip);
 590         return -1;
 591 }
 592
 593 /*
 594  * Use the single immediate command instead of CORB/RIRB for simplicity
 595  *
 596  * Note: according to Intel, this is not preferred use.  The command was
 597  *       intended for the BIOS only, and may get confused with unsolicited
 598  *       responses.  So, we shouldn't use it for normal operation from the
 599  *       driver.
 600  *       I left the codes, however, for debugging/testing purposes.
 601  */
 602
 603 /* send a command */
 604 static int azx_single_send_cmd(struct hda_codec *codec, u32 val)
 605 {
 606         struct azx *chip = codec->bus->private_data;
 607         int timeout = 50;
 608
 609         while (timeout--) {
 610                 /* check ICB busy bit */
 611                 if (!((azx_readw(chip, IRS) & ICH6_IRS_BUSY))) {
 612                         /* Clear IRV valid bit */
 613                         azx_writew(chip, IRS, azx_readw(chip, IRS) |
 614                                    ICH6_IRS_VALID);
 615                         azx_writel(chip, IC, val);
 616                         azx_writew(chip, IRS, azx_readw(chip, IRS) |
 617                                    ICH6_IRS_BUSY);
 618                         return 0;
 619                 }
 620                 udelay(1);
 621         }
 622         snd_printd(SFX "send_cmd timeout: IRS=0x%x, val=0x%x\n",
 623                    azx_readw(chip, IRS), val);
 624         return -EIO;
 625 }
 626
 627 /* receive a response */
 628 static unsigned int azx_single_get_response(struct hda_codec *codec)
 629 {
 630         struct azx *chip = codec->bus->private_data;
 631         int timeout = 50;
 632
 633         while (timeout--) {
 634                 /* check IRV busy bit */
 635                 if (azx_readw(chip, IRS) & ICH6_IRS_VALID)
 636                         return azx_readl(chip, IR);
 637                 udelay(1);
 638         }
 639         snd_printd(SFX "get_response timeout: IRS=0x%x\n",
 640                    azx_readw(chip, IRS));
 641         return (unsigned int)-1;
 642 }
 643
 644 /*
 645  * The below are the main callbacks from hda_codec.
 646  *
 647  * They are just the skeleton to call sub-callbacks according to the
 648  * current setting of chip->single_cmd.
 649  */
 650
 651 /* send a command */
 652 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid,
 653                         int direct, unsigned int verb,
 654                         unsigned int para)
 655 {
 656         struct azx *chip = codec->bus->private_data;
 657         u32 val;
 658
 659         val = (u32)(codec->addr & 0x0f) << 28;
 660         val |= (u32)direct << 27;
 661         val |= (u32)nid << 20;
 662         val |= verb << 8;
 663         val |= para;
 664         chip->last_cmd = val;
 665
 666         if (chip->single_cmd)
 667                 return azx_single_send_cmd(codec, val);
 668         else
 669                 return azx_corb_send_cmd(codec, val);
 670 }
 671
 672 /* get a response */
 673 static unsigned int azx_get_response(struct hda_codec *codec)
 674 {
 675         struct azx *chip = codec->bus->private_data;
 676         if (chip->single_cmd)
 677                 return azx_single_get_response(codec);
 678         else
 679                 return azx_rirb_get_response(codec);
 680 }
 681
 682 #ifdef CONFIG_SND_HDA_POWER_SAVE
 683 static void azx_power_notify(struct hda_codec *codec);
 684 #endif
 685
 686 /* reset codec link */
 687 static int azx_reset(struct azx *chip)
 688 {
 689         int count;
 690
 691         /* clear STATESTS */
 692         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
 693
 694         /* reset controller */
 695         azx_writel(chip, GCTL, azx_readl(chip, GCTL) & ~ICH6_GCTL_RESET);
 696
 697         count = 50;
 698         while (azx_readb(chip, GCTL) && --count)
 699                 msleep(1);
 700
 701         /* delay for >= 100us for codec PLL to settle per spec
 702          * Rev 0.9 section 5.5.1
 703          */
 704         msleep(1);
 705
 706         /* Bring controller out of reset */
 707         azx_writeb(chip, GCTL, azx_readb(chip, GCTL) | ICH6_GCTL_RESET);
 708
 709         count = 50;
 710         while (!azx_readb(chip, GCTL) && --count)
 711                 msleep(1);
 712
 713         /* Brent Chartrand said to wait >= 540us for codecs to initialize */
 714         msleep(1);
 715
 716         /* check to see if controller is ready */
 717         if (!azx_readb(chip, GCTL)) {
 718                 snd_printd("azx_reset: controller not ready!\n");
 719                 return -EBUSY;
 720         }
 721
 722         /* Accept unsolicited responses */
 723         azx_writel(chip, GCTL, azx_readl(chip, GCTL) | ICH6_GCTL_UREN);
 724
 725         /* detect codecs */
 726         if (!chip->codec_mask) {
 727                 chip->codec_mask = azx_readw(chip, STATESTS);
 728                 snd_printdd("codec_mask = 0x%x\n", chip->codec_mask);
 729         }
 730
 731         return 0;
 732 }
 733
 734
 735 /*
 736  * Lowlevel interface
 737  */
 738
 739 /* enable interrupts */
 740 static void azx_int_enable(struct azx *chip)
 741 {
 742         /* enable controller CIE and GIE */
 743         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) |
 744                    ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN);
 745 }
 746
 747 /* disable interrupts */
 748 static void azx_int_disable(struct azx *chip)
 749 {
 750         int i;
 751
 752         /* disable interrupts in stream descriptor */
 753         for (i = 0; i < chip->num_streams; i++) {
 754                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 755                 azx_sd_writeb(azx_dev, SD_CTL,
 756                               azx_sd_readb(azx_dev, SD_CTL) & ~SD_INT_MASK);
 757         }
 758
 759         /* disable SIE for all streams */
 760         azx_writeb(chip, INTCTL, 0);
 761
 762         /* disable controller CIE and GIE */
 763         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) &
 764                    ~(ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN));
 765 }
 766
 767 /* clear interrupts */
 768 static void azx_int_clear(struct azx *chip)
 769 {
 770         int i;
 771
 772         /* clear stream status */
 773         for (i = 0; i < chip->num_streams; i++) {
 774                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 775                 azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 776         }
 777
 778         /* clear STATESTS */
 779         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
 780
 781         /* clear rirb status */
 782         azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 783
 784         /* clear int status */
 785         azx_writel(chip, INTSTS, ICH6_INT_CTRL_EN | ICH6_INT_ALL_STREAM);
 786 }
 787
 788 /* start a stream */
 789 static void azx_stream_start(struct azx *chip, struct azx_dev *azx_dev)
 790 {
 791         /* enable SIE */
 792         azx_writeb(chip, INTCTL,
 793                    azx_readb(chip, INTCTL) | (1 << azx_dev->index));
 794         /* set DMA start and interrupt mask */
 795         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
 796                       SD_CTL_DMA_START | SD_INT_MASK);
 797 }
 798
 799 /* stop a stream */
 800 static void azx_stream_stop(struct azx *chip, struct azx_dev *azx_dev)
 801 {
 802         /* stop DMA */
 803         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
 804                       ~(SD_CTL_DMA_START | SD_INT_MASK));
 805         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK); /* to be sure */
 806         /* disable SIE */
 807         azx_writeb(chip, INTCTL,
 808                    azx_readb(chip, INTCTL) & ~(1 << azx_dev->index));
 809 }
 810
 811
 812 /*
 813  * reset and start the controller registers
 814  */
 815 static void azx_init_chip(struct azx *chip)
 816 {
 817         if (chip->initialized)
 818                 return;
 819
 820         /* reset controller */
 821         azx_reset(chip);
 822
 823         /* initialize interrupts */
 824         azx_int_clear(chip);
 825         azx_int_enable(chip);
 826
 827         /* initialize the codec command I/O */
 828         if (!chip->single_cmd)
 829                 azx_init_cmd_io(chip);
 830
 831         /* program the position buffer */
 832         azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr);
 833         azx_writel(chip, DPUBASE, upper_32bit(chip->posbuf.addr));
 834
 835         chip->initialized = 1;
 836 }
 837
 838 /*
 839  * initialize the PCI registers
 840  */
 841 /* update bits in a PCI register byte */
 842 static void update_pci_byte(struct pci_dev *pci, unsigned int reg,
 843                             unsigned char mask, unsigned char val)
 844 {
 845         unsigned char data;
 846
 847         pci_read_config_byte(pci, reg, &data);
 848         data &= ~mask;
 849         data |= (val & mask);
 850         pci_write_config_byte(pci, reg, data);
 851 }
 852
 853 static void azx_init_pci(struct azx *chip)
 854 {
 855         /* Clear bits 0-2 of PCI register TCSEL (at offset 0x44)
 856          * TCSEL == Traffic Class Select Register, which sets PCI express QOS
 857          * Ensuring these bits are 0 clears playback static on some HD Audio
 858          * codecs
 859          */
 860         update_pci_byte(chip->pci, ICH6_PCIREG_TCSEL, 0x07, 0);
 861
 862         switch (chip->driver_type) {
 863         case AZX_DRIVER_ATI:
 864                 /* For ATI SB450 azalia HD audio, we need to enable snoop */
 865                 update_pci_byte(chip->pci,
 866                                 ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR,
 867                                 0x07, ATI_SB450_HDAUDIO_ENABLE_SNOOP);
 868                 break;
 869         case AZX_DRIVER_NVIDIA:
 870                 /* For NVIDIA HDA, enable snoop */
 871                 update_pci_byte(chip->pci,
 872                                 NVIDIA_HDA_TRANSREG_ADDR,
 873                                 0x0f, NVIDIA_HDA_ENABLE_COHBITS);
 874                 break;
 875         }
 876 }
 877
 878
 879 /*
 880  * interrupt handler
 881  */
 882 static irqreturn_t azx_interrupt(int irq, void *dev_id)
 883 {
 884         struct azx *chip = dev_id;
 885         struct azx_dev *azx_dev;
 886         u32 status;
 887         int i;
 888
 889         spin_lock(&chip->reg_lock);
 890
 891         status = azx_readl(chip, INTSTS);
 892         if (status == 0) {
 893                 spin_unlock(&chip->reg_lock);
 894                 return IRQ_NONE;
 895         }
 896
 897         for (i = 0; i < chip->num_streams; i++) {
 898                 azx_dev = &chip->azx_dev[i];
 899                 if (status & azx_dev->sd_int_sta_mask) {
 900                         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 901                         if (azx_dev->substream && azx_dev->running) {
 902                                 azx_dev->period_intr++;
 903                                 spin_unlock(&chip->reg_lock);
 904                                 snd_pcm_period_elapsed(azx_dev->substream);
 905                                 spin_lock(&chip->reg_lock);
 906                         }
 907                 }
 908         }
 909
 910         /* clear rirb int */
 911         status = azx_readb(chip, RIRBSTS);
 912         if (status & RIRB_INT_MASK) {
 913                 if (!chip->single_cmd && (status & RIRB_INT_RESPONSE))
 914                         azx_update_rirb(chip);
 915                 azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 916         }
 917
 918 #if 0
 919         /* clear state status int */
 920         if (azx_readb(chip, STATESTS) & 0x04)
 921                 azx_writeb(chip, STATESTS, 0x04);
 922 #endif
 923         spin_unlock(&chip->reg_lock);
 924
 925         return IRQ_HANDLED;
 926 }
 927
 928
 929 /*
 930  * set up BDL entries
 931  */
 932 static void azx_setup_periods(struct azx_dev *azx_dev)
 933 {
 934         u32 *bdl = azx_dev->bdl;
 935         dma_addr_t dma_addr = azx_dev->substream->runtime->dma_addr;
 936         int idx;
 937
 938         /* reset BDL address */
 939         azx_sd_writel(azx_dev, SD_BDLPL, 0);
 940         azx_sd_writel(azx_dev, SD_BDLPU, 0);
 941
 942         /* program the initial BDL entries */
 943         for (idx = 0; idx < azx_dev->frags; idx++) {
 944                 unsigned int off = idx << 2; /* 4 dword step */
 945                 dma_addr_t addr = dma_addr + idx * azx_dev->fragsize;
 946                 /* program the address field of the BDL entry */
 947                 bdl[off] = cpu_to_le32((u32)addr);
 948                 bdl[off+1] = cpu_to_le32(upper_32bit(addr));
 949
 950                 /* program the size field of the BDL entry */
 951                 bdl[off+2] = cpu_to_le32(azx_dev->fragsize);
 952
 953                 /* program the IOC to enable interrupt when buffer completes */
 954                 bdl[off+3] = cpu_to_le32(0x01);
 955         }
 956 }
 957
 958 /*
 959  * set up the SD for streaming
 960  */
 961 static int azx_setup_controller(struct azx *chip, struct azx_dev *azx_dev)
 962 {
 963         unsigned char val;
 964         int timeout;
 965
 966         /* make sure the run bit is zero for SD */
 967         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
 968                       ~SD_CTL_DMA_START);
 969         /* reset stream */
 970         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
 971                       SD_CTL_STREAM_RESET);
 972         udelay(3);
 973         timeout = 300;
 974         while (!((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 975                --timeout)
 976                 ;
 977         val &= ~SD_CTL_STREAM_RESET;
 978         azx_sd_writeb(azx_dev, SD_CTL, val);
 979         udelay(3);
 980
 981         timeout = 300;
 982         /* waiting for hardware to report that the stream is out of reset */
 983         while (((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 984                --timeout)
 985                 ;
 986
 987         /* program the stream_tag */
 988         azx_sd_writel(azx_dev, SD_CTL,
 989                       (azx_sd_readl(azx_dev, SD_CTL) & ~SD_CTL_STREAM_TAG_MASK)|
 990                       (azx_dev->stream_tag << SD_CTL_STREAM_TAG_SHIFT));
 991
 992         /* program the length of samples in cyclic buffer */
 993         azx_sd_writel(azx_dev, SD_CBL, azx_dev->bufsize);
 994
 995         /* program the stream format */
 996         /* this value needs to be the same as the one programmed */
 997         azx_sd_writew(azx_dev, SD_FORMAT, azx_dev->format_val);
 998
 999         /* program the stream LVI (last valid index) of the BDL */
1000         azx_sd_writew(azx_dev, SD_LVI, azx_dev->frags - 1);
1001
1002         /* program the BDL address */
1003         /* lower BDL address */
1004         azx_sd_writel(azx_dev, SD_BDLPL, (u32)azx_dev->bdl_addr);
1005         /* upper BDL address */
1006         azx_sd_writel(azx_dev, SD_BDLPU, upper_32bit(azx_dev->bdl_addr));
1007
1008         /* enable the position buffer */
1009         if (!(azx_readl(chip, DPLBASE) & ICH6_DPLBASE_ENABLE))
1010                 azx_writel(chip, DPLBASE,
1011                            (u32)chip->posbuf.addr |ICH6_DPLBASE_ENABLE);
1012
1013         /* set the interrupt enable bits in the descriptor control register */
1014         azx_sd_writel(azx_dev, SD_CTL,
1015                       azx_sd_readl(azx_dev, SD_CTL) | SD_INT_MASK);
1016
1017         return 0;
1018 }
1019
1020
1021 /*
1022  * Codec initialization
1023  */
1024
1025 static unsigned int azx_max_codecs[] __devinitdata = {
1026         [AZX_DRIVER_ICH] = 3,
1027         [AZX_DRIVER_ATI] = 4,
1028         [AZX_DRIVER_ATIHDMI] = 4,
1029         [AZX_DRIVER_VIA] = 3,           /* FIXME: correct? */
1030         [AZX_DRIVER_SIS] = 3,           /* FIXME: correct? */
1031         [AZX_DRIVER_ULI] = 3,           /* FIXME: correct? */
1032         [AZX_DRIVER_NVIDIA] = 3,        /* FIXME: correct? */
1033 };
1034
1035 static int __devinit azx_codec_create(struct azx *chip, const char *model)
1036 {
1037         struct hda_bus_template bus_temp;
1038         int c, codecs, audio_codecs, err;
1039
1040         memset(&bus_temp, 0, sizeof(bus_temp));
1041         bus_temp.private_data = chip;
1042         bus_temp.modelname = model;
1043         bus_temp.pci = chip->pci;
1044         bus_temp.ops.command = azx_send_cmd;
1045         bus_temp.ops.get_response = azx_get_response;
1046 #ifdef CONFIG_SND_HDA_POWER_SAVE
1047         bus_temp.ops.pm_notify = azx_power_notify;
1048 #endif
1049
1050         err = snd_hda_bus_new(chip->card, &bus_temp, &chip->bus);
1051         if (err < 0)
1052                 return err;
1053
1054         codecs = audio_codecs = 0;
1055         for (c = 0; c < AZX_MAX_CODECS; c++) {
1056                 if ((chip->codec_mask & (1 << c)) & probe_mask) {
1057                         struct hda_codec *codec;
1058                         err = snd_hda_codec_new(chip->bus, c, &codec);
1059                         if (err < 0)
1060                                 continue;
1061                         codecs++;
1062                         if (codec->afg)
1063                                 audio_codecs++;
1064                 }
1065         }
1066         if (!audio_codecs) {
1067                 /* probe additional slots if no codec is found */
1068                 for (; c < azx_max_codecs[chip->driver_type]; c++) {
1069                         if ((chip->codec_mask & (1 << c)) & probe_mask) {
1070                                 err = snd_hda_codec_new(chip->bus, c, NULL);
1071                                 if (err < 0)
1072                                         continue;
1073                                 codecs++;
1074                         }
1075                 }
1076         }
1077         if (!codecs) {
1078                 snd_printk(KERN_ERR SFX "no codecs initialized\n");
1079                 return -ENXIO;
1080         }
1081
1082         return 0;
1083 }
1084
1085
1086 /*
1087  * PCM support
1088  */
1089
1090 /* assign a stream for the PCM */
1091 static inline struct azx_dev *azx_assign_device(struct azx *chip, int stream)
1092 {
1093         int dev, i, nums;
1094         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
1095                 dev = chip->playback_index_offset;
1096                 nums = chip->playback_streams;
1097         } else {
1098                 dev = chip->capture_index_offset;
1099                 nums = chip->capture_streams;
1100         }
1101         for (i = 0; i < nums; i++, dev++)
1102                 if (!chip->azx_dev[dev].opened) {
1103                         chip->azx_dev[dev].opened = 1;
1104                         return &chip->azx_dev[dev];
1105                 }
1106         return NULL;
1107 }
1108
1109 /* release the assigned stream */
1110 static inline void azx_release_device(struct azx_dev *azx_dev)
1111 {
1112         azx_dev->opened = 0;
1113 }
1114
1115 static struct snd_pcm_hardware azx_pcm_hw = {
1116         .info =                 (SNDRV_PCM_INFO_MMAP |
1117                                  SNDRV_PCM_INFO_INTERLEAVED |
1118                                  SNDRV_PCM_INFO_BLOCK_TRANSFER |
1119                                  SNDRV_PCM_INFO_MMAP_VALID |
1120                                  /* No full-resume yet implemented */
1121                                  /* SNDRV_PCM_INFO_RESUME |*/
1122                                  SNDRV_PCM_INFO_PAUSE),
1123         .formats =              SNDRV_PCM_FMTBIT_S16_LE,
1124         .rates =                SNDRV_PCM_RATE_48000,
1125         .rate_min =             48000,
1126         .rate_max =             48000,
1127         .channels_min =         2,
1128         .channels_max =         2,
1129         .buffer_bytes_max =     AZX_MAX_BUF_SIZE,
1130         .period_bytes_min =     128,
1131         .period_bytes_max =     AZX_MAX_BUF_SIZE / 2,
1132         .periods_min =          2,
1133         .periods_max =          AZX_MAX_FRAG,
1134         .fifo_size =            0,
1135 };
1136
1137 struct azx_pcm {
1138         struct azx *chip;
1139         struct hda_codec *codec;
1140         struct hda_pcm_stream *hinfo[2];
1141 };
1142
1143 static int azx_pcm_open(struct snd_pcm_substream *substream)
1144 {
1145         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1146         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1147         struct azx *chip = apcm->chip;
1148         struct azx_dev *azx_dev;
1149         struct snd_pcm_runtime *runtime = substream->runtime;
1150         unsigned long flags;
1151         int err;
1152
1153         mutex_lock(&chip->open_mutex);
1154         azx_dev = azx_assign_device(chip, substream->stream);
1155         if (azx_dev == NULL) {
1156                 mutex_unlock(&chip->open_mutex);
1157                 return -EBUSY;
1158         }
1159         runtime->hw = azx_pcm_hw;
1160         runtime->hw.channels_min = hinfo->channels_min;
1161         runtime->hw.channels_max = hinfo->channels_max;
1162         runtime->hw.formats = hinfo->formats;
1163         runtime->hw.rates = hinfo->rates;
1164         snd_pcm_limit_hw_rates(runtime);
1165         snd_pcm_hw_constraint_integer(runtime, SNDRV_PCM_HW_PARAM_PERIODS);
1166         snd_pcm_hw_constraint_step(runtime, 0, SNDRV_PCM_HW_PARAM_BUFFER_BYTES,
1167                                    128);
1168         snd_pcm_hw_constraint_step(runtime, 0, SNDRV_PCM_HW_PARAM_PERIOD_BYTES,
1169                                    128);
1170         snd_hda_power_up(apcm->codec);
1171         err = hinfo->ops.open(hinfo, apcm->codec, substream);
1172         if (err < 0) {
1173                 azx_release_device(azx_dev);
1174                 snd_hda_power_down(apcm->codec);
1175                 mutex_unlock(&chip->open_mutex);
1176                 return err;
1177         }
1178         spin_lock_irqsave(&chip->reg_lock, flags);
1179         azx_dev->substream = substream;
1180         azx_dev->running = 0;
1181         spin_unlock_irqrestore(&chip->reg_lock, flags);
1182
1183         runtime->private_data = azx_dev;
1184         mutex_unlock(&chip->open_mutex);
1185         return 0;
1186 }
1187
1188 static int azx_pcm_close(struct snd_pcm_substream *substream)
1189 {
1190         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1191         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1192         struct azx *chip = apcm->chip;
1193         struct azx_dev *azx_dev = get_azx_dev(substream);
1194         unsigned long flags;
1195
1196         mutex_lock(&chip->open_mutex);
1197         spin_lock_irqsave(&chip->reg_lock, flags);
1198         azx_dev->substream = NULL;
1199         azx_dev->running = 0;
1200         spin_unlock_irqrestore(&chip->reg_lock, flags);
1201         azx_release_device(azx_dev);
1202         hinfo->ops.close(hinfo, apcm->codec, substream);
1203         snd_hda_power_down(apcm->codec);
1204         mutex_unlock(&chip->open_mutex);
1205         return 0;
1206 }
1207
1208 static int azx_pcm_hw_params(struct snd_pcm_substream *substream,
1209                              struct snd_pcm_hw_params *hw_params)
1210 {
1211         return snd_pcm_lib_malloc_pages(substream,
1212                                         params_buffer_bytes(hw_params));
1213 }
1214
1215 static int azx_pcm_hw_free(struct snd_pcm_substream *substream)
1216 {
1217         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1218         struct azx_dev *azx_dev = get_azx_dev(substream);
1219         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1220
1221         /* reset BDL address */
1222         azx_sd_writel(azx_dev, SD_BDLPL, 0);
1223         azx_sd_writel(azx_dev, SD_BDLPU, 0);
1224         azx_sd_writel(azx_dev, SD_CTL, 0);
1225
1226         hinfo->ops.cleanup(hinfo, apcm->codec, substream);
1227
1228         return snd_pcm_lib_free_pages(substream);
1229 }
1230
1231 static int azx_pcm_prepare(struct snd_pcm_substream *substream)
1232 {
1233         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1234         struct azx *chip = apcm->chip;
1235         struct azx_dev *azx_dev = get_azx_dev(substream);
1236         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1237         struct snd_pcm_runtime *runtime = substream->runtime;
1238
1239         azx_dev->bufsize = snd_pcm_lib_buffer_bytes(substream);
1240         azx_dev->fragsize = snd_pcm_lib_period_bytes(substream);
1241         azx_dev->frags = azx_dev->bufsize / azx_dev->fragsize;
1242         azx_dev->format_val = snd_hda_calc_stream_format(runtime->rate,
1243                                                          runtime->channels,
1244                                                          runtime->format,
1245                                                          hinfo->maxbps);
1246         if (!azx_dev->format_val) {
1247                 snd_printk(KERN_ERR SFX
1248                            "invalid format_val, rate=%d, ch=%d, format=%d\n",
1249                            runtime->rate, runtime->channels, runtime->format);
1250                 return -EINVAL;
1251         }
1252
1253         snd_printdd("azx_pcm_prepare: bufsize=0x%x, fragsize=0x%x, "
1254                     "format=0x%x\n",
1255                     azx_dev->bufsize, azx_dev->fragsize, azx_dev->format_val);
1256         azx_setup_periods(azx_dev);
1257         azx_setup_controller(chip, azx_dev);
1258         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1259                 azx_dev->fifo_size = azx_sd_readw(azx_dev, SD_FIFOSIZE) + 1;
1260         else
1261                 azx_dev->fifo_size = 0;
1262
1263         return hinfo->ops.prepare(hinfo, apcm->codec, azx_dev->stream_tag,
1264                                   azx_dev->format_val, substream);
1265 }
1266
1267 static int azx_pcm_trigger(struct snd_pcm_substream *substream, int cmd)
1268 {
1269         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1270         struct azx_dev *azx_dev = get_azx_dev(substream);
1271         struct azx *chip = apcm->chip;
1272         int err = 0;
1273
1274         spin_lock(&chip->reg_lock);
1275         switch (cmd) {
1276         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1277         case SNDRV_PCM_TRIGGER_RESUME:
1278         case SNDRV_PCM_TRIGGER_START:
1279                 azx_stream_start(chip, azx_dev);
1280                 azx_dev->running = 1;
1281                 break;
1282         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1283         case SNDRV_PCM_TRIGGER_SUSPEND:
1284         case SNDRV_PCM_TRIGGER_STOP:
1285                 azx_stream_stop(chip, azx_dev);
1286                 azx_dev->running = 0;
1287                 break;
1288         default:
1289                 err = -EINVAL;
1290         }
1291         spin_unlock(&chip->reg_lock);
1292         if (cmd == SNDRV_PCM_TRIGGER_PAUSE_PUSH ||
1293             cmd == SNDRV_PCM_TRIGGER_SUSPEND ||
1294             cmd == SNDRV_PCM_TRIGGER_STOP) {
1295                 int timeout = 5000;
1296                 while ((azx_sd_readb(azx_dev, SD_CTL) & SD_CTL_DMA_START) &&
1297                        --timeout)
1298                         ;
1299         }
1300         return err;
1301 }
1302
1303 static snd_pcm_uframes_t azx_pcm_pointer(struct snd_pcm_substream *substream)
1304 {
1305         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1306         struct azx *chip = apcm->chip;
1307         struct azx_dev *azx_dev = get_azx_dev(substream);
1308         unsigned int pos;
1309
1310         if (chip->position_fix == POS_FIX_POSBUF ||
1311             chip->position_fix == POS_FIX_AUTO) {
1312                 /* use the position buffer */
1313                 pos = le32_to_cpu(*azx_dev->posbuf);
1314                 if (chip->position_fix == POS_FIX_AUTO &&
1315                     azx_dev->period_intr == 1 && !pos) {
1316                         printk(KERN_WARNING
1317                                "hda-intel: Invalid position buffer, "
1318                                "using LPIB read method instead.\n");
1319                         chip->position_fix = POS_FIX_NONE;
1320                         goto read_lpib;
1321                 }
1322         } else {
1323         read_lpib:
1324                 /* read LPIB */
1325                 pos = azx_sd_readl(azx_dev, SD_LPIB);
1326                 if (chip->position_fix == POS_FIX_FIFO)
1327                         pos += azx_dev->fifo_size;
1328         }
1329         if (pos >= azx_dev->bufsize)
1330                 pos = 0;
1331         return bytes_to_frames(substream->runtime, pos);
1332 }
1333
1334 static struct snd_pcm_ops azx_pcm_ops = {
1335         .open = azx_pcm_open,
1336         .close = azx_pcm_close,
1337         .ioctl = snd_pcm_lib_ioctl,
1338         .hw_params = azx_pcm_hw_params,
1339         .hw_free = azx_pcm_hw_free,
1340         .prepare = azx_pcm_prepare,
1341         .trigger = azx_pcm_trigger,
1342         .pointer = azx_pcm_pointer,
1343 };
1344
1345 static void azx_pcm_free(struct snd_pcm *pcm)
1346 {
1347         kfree(pcm->private_data);
1348 }
1349
1350 static int __devinit create_codec_pcm(struct azx *chip, struct hda_codec *codec,
1351                                       struct hda_pcm *cpcm, int pcm_dev)
1352 {
1353         int err;
1354         struct snd_pcm *pcm;
1355         struct azx_pcm *apcm;
1356
1357         /* if no substreams are defined for both playback and capture,
1358          * it's just a placeholder.  ignore it.
1359          */
1360         if (!cpcm->stream[0].substreams && !cpcm->stream[1].substreams)
1361                 return 0;
1362
1363         snd_assert(cpcm->name, return -EINVAL);
1364
1365         err = snd_pcm_new(chip->card, cpcm->name, pcm_dev,
1366                           cpcm->stream[0].substreams,
1367                           cpcm->stream[1].substreams,
1368                           &pcm);
1369         if (err < 0)
1370                 return err;
1371         strcpy(pcm->name, cpcm->name);
1372         apcm = kmalloc(sizeof(*apcm), GFP_KERNEL);
1373         if (apcm == NULL)
1374                 return -ENOMEM;
1375         apcm->chip = chip;
1376         apcm->codec = codec;
1377         apcm->hinfo[0] = &cpcm->stream[0];
1378         apcm->hinfo[1] = &cpcm->stream[1];
1379         pcm->private_data = apcm;
1380         pcm->private_free = azx_pcm_free;
1381         if (cpcm->stream[0].substreams)
1382                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_PLAYBACK, &azx_pcm_ops);
1383         if (cpcm->stream[1].substreams)
1384                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_CAPTURE, &azx_pcm_ops);
1385         snd_pcm_lib_preallocate_pages_for_all(pcm, SNDRV_DMA_TYPE_DEV,
1386                                               snd_dma_pci_data(chip->pci),
1387                                               1024 * 64, 1024 * 1024);
1388         chip->pcm[pcm_dev] = pcm;
1389         if (chip->pcm_devs < pcm_dev + 1)
1390                 chip->pcm_devs = pcm_dev + 1;
1391
1392         return 0;
1393 }
1394
1395 static int __devinit azx_pcm_create(struct azx *chip)
1396 {
1397         struct hda_codec *codec;
1398         int c, err;
1399         int pcm_dev;
1400
1401         err = snd_hda_build_pcms(chip->bus);
1402         if (err < 0)
1403                 return err;
1404
1405         /* create audio PCMs */
1406         pcm_dev = 0;
1407         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1408                 for (c = 0; c < codec->num_pcms; c++) {
1409                         if (codec->pcm_info[c].is_modem)
1410                                 continue; /* create later */
1411                         if (pcm_dev >= AZX_MAX_AUDIO_PCMS) {
1412                                 snd_printk(KERN_ERR SFX
1413                                            "Too many audio PCMs\n");
1414                                 return -EINVAL;
1415                         }
1416                         err = create_codec_pcm(chip, codec,
1417                                                &codec->pcm_info[c], pcm_dev);
1418                         if (err < 0)
1419                                 return err;
1420                         pcm_dev++;
1421                 }
1422         }
1423
1424         /* create modem PCMs */
1425         pcm_dev = AZX_MAX_AUDIO_PCMS;
1426         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1427                 for (c = 0; c < codec->num_pcms; c++) {
1428                         if (!codec->pcm_info[c].is_modem)
1429                                 continue; /* already created */
1430                         if (pcm_dev >= AZX_MAX_PCMS) {
1431                                 snd_printk(KERN_ERR SFX
1432                                            "Too many modem PCMs\n");
1433                                 return -EINVAL;
1434                         }
1435                         err = create_codec_pcm(chip, codec,
1436                                                &codec->pcm_info[c], pcm_dev);
1437                         if (err < 0)
1438                                 return err;
1439                         chip->pcm[pcm_dev]->dev_class = SNDRV_PCM_CLASS_MODEM;
1440                         pcm_dev++;
1441                 }
1442         }
1443         return 0;
1444 }
1445
1446 /*
1447  * mixer creation - all stuff is implemented in hda module
1448  */
1449 static int __devinit azx_mixer_create(struct azx *chip)
1450 {
1451         return snd_hda_build_controls(chip->bus);
1452 }
1453
1454
1455 /*
1456  * initialize SD streams
1457  */
1458 static int __devinit azx_init_stream(struct azx *chip)
1459 {
1460         int i;
1461
1462         /* initialize each stream (aka device)
1463          * assign the starting bdl address to each stream (device)
1464          * and initialize
1465          */
1466         for (i = 0; i < chip->num_streams; i++) {
1467                 unsigned int off = sizeof(u32) * (i * AZX_MAX_FRAG * 4);
1468                 struct azx_dev *azx_dev = &chip->azx_dev[i];
1469                 azx_dev->bdl = (u32 *)(chip->bdl.area + off);
1470                 azx_dev->bdl_addr = chip->bdl.addr + off;
1471                 azx_dev->posbuf = (u32 __iomem *)(chip->posbuf.area + i * 8);
1472                 /* offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
1473                 azx_dev->sd_addr = chip->remap_addr + (0x20 * i + 0x80);
1474                 /* int mask: SDI0=0x01, SDI1=0x02, ... SDO3=0x80 */
1475                 azx_dev->sd_int_sta_mask = 1 << i;
1476                 /* stream tag: must be non-zero and unique */
1477                 azx_dev->index = i;
1478                 azx_dev->stream_tag = i + 1;
1479         }
1480
1481         return 0;
1482 }
1483
1484 static int azx_acquire_irq(struct azx *chip, int do_disconnect)
1485 {
1486         if (request_irq(chip->pci->irq, azx_interrupt,
1487                         chip->msi ? 0 : IRQF_SHARED,
1488                         "HDA Intel", chip)) {
1489                 printk(KERN_ERR "hda-intel: unable to grab IRQ %d, "
1490                        "disabling device\n", chip->pci->irq);
1491                 if (do_disconnect)
1492                         snd_card_disconnect(chip->card);
1493                 return -1;
1494         }
1495         chip->irq = chip->pci->irq;
1496         pci_intx(chip->pci, !chip->msi);
1497         return 0;
1498 }
1499
1500
1501 static void azx_stop_chip(struct azx *chip)
1502 {
1503         if (!chip->initialized)
1504                 return;
1505
1506         /* disable interrupts */
1507         azx_int_disable(chip);
1508         azx_int_clear(chip);
1509
1510         /* disable CORB/RIRB */
1511         azx_free_cmd_io(chip);
1512
1513         /* disable position buffer */
1514         azx_writel(chip, DPLBASE, 0);
1515         azx_writel(chip, DPUBASE, 0);
1516
1517         chip->initialized = 0;
1518 }
1519
1520 #ifdef CONFIG_SND_HDA_POWER_SAVE
1521 /* power-up/down the controller */
1522 static void azx_power_notify(struct hda_codec *codec)
1523 {
1524         struct azx *chip = codec->bus->private_data;
1525         struct hda_codec *c;
1526         int power_on = 0;
1527
1528         list_for_each_entry(c, &codec->bus->codec_list, list) {
1529                 if (c->power_on) {
1530                         power_on = 1;
1531                         break;
1532                 }
1533         }
1534         if (power_on)
1535                 azx_init_chip(chip);
1536         else if (chip->running && power_save_controller)
1537                 azx_stop_chip(chip);
1538 }
1539 #endif /* CONFIG_SND_HDA_POWER_SAVE */
1540
1541 #ifdef CONFIG_PM
1542 /*
1543  * power management
1544  */
1545 static int azx_suspend(struct pci_dev *pci, pm_message_t state)
1546 {
1547         struct snd_card *card = pci_get_drvdata(pci);
1548         struct azx *chip = card->private_data;
1549         int i;
1550
1551         snd_power_change_state(card, SNDRV_CTL_POWER_D3hot);
1552         for (i = 0; i < chip->pcm_devs; i++)
1553                 snd_pcm_suspend_all(chip->pcm[i]);
1554         if (chip->initialized)
1555                 snd_hda_suspend(chip->bus, state);
1556         azx_stop_chip(chip);
1557         if (chip->irq >= 0) {
1558                 synchronize_irq(chip->irq);
1559                 free_irq(chip->irq, chip);
1560                 chip->irq = -1;
1561         }
1562         if (chip->msi)
1563                 pci_disable_msi(chip->pci);
1564         pci_disable_device(pci);
1565         pci_save_state(pci);
1566         pci_set_power_state(pci, pci_choose_state(pci, state));
1567         return 0;
1568 }
1569
1570 static int azx_resume(struct pci_dev *pci)
1571 {
1572         struct snd_card *card = pci_get_drvdata(pci);
1573         struct azx *chip = card->private_data;
1574
1575         pci_set_power_state(pci, PCI_D0);
1576         pci_restore_state(pci);
1577         if (pci_enable_device(pci) < 0) {
1578                 printk(KERN_ERR "hda-intel: pci_enable_device failed, "
1579                        "disabling device\n");
1580                 snd_card_disconnect(card);
1581                 return -EIO;
1582         }
1583         pci_set_master(pci);
1584         if (chip->msi)
1585                 if (pci_enable_msi(pci) < 0)
1586                         chip->msi = 0;
1587         if (azx_acquire_irq(chip, 1) < 0)
1588                 return -EIO;
1589         azx_init_pci(chip);
1590
1591         if (snd_hda_codecs_inuse(chip->bus))
1592                 azx_init_chip(chip);
1593
1594         snd_hda_resume(chip->bus);
1595         snd_power_change_state(card, SNDRV_CTL_POWER_D0);
1596         return 0;
1597 }
1598 #endif /* CONFIG_PM */
1599
1600
1601 /*
1602  * destructor
1603  */
1604 static int azx_free(struct azx *chip)
1605 {
1606         if (chip->initialized) {
1607                 int i;
1608                 for (i = 0; i < chip->num_streams; i++)
1609                         azx_stream_stop(chip, &chip->azx_dev[i]);
1610                 azx_stop_chip(chip);
1611         }
1612
1613         if (chip->irq >= 0) {
1614                 synchronize_irq(chip->irq);
1615                 free_irq(chip->irq, (void*)chip);
1616         }
1617         if (chip->msi)
1618                 pci_disable_msi(chip->pci);
1619         if (chip->remap_addr)
1620                 iounmap(chip->remap_addr);
1621
1622         if (chip->bdl.area)
1623                 snd_dma_free_pages(&chip->bdl);
1624         if (chip->rb.area)
1625                 snd_dma_free_pages(&chip->rb);
1626         if (chip->posbuf.area)
1627                 snd_dma_free_pages(&chip->posbuf);
1628         pci_release_regions(chip->pci);
1629         pci_disable_device(chip->pci);
1630         kfree(chip->azx_dev);
1631         kfree(chip);
1632
1633         return 0;
1634 }
1635
1636 static int azx_dev_free(struct snd_device *device)
1637 {
1638         return azx_free(device->device_data);
1639 }
1640
1641 /*
1642  * white/black-listing for position_fix
1643  */
1644 static struct snd_pci_quirk position_fix_list[] __devinitdata = {
1645         SND_PCI_QUIRK(0x1028, 0x01cc, "Dell D820", POS_FIX_NONE),
1646         SND_PCI_QUIRK(0x1028, 0x01de, "Dell Precision 390", POS_FIX_NONE),
1647         {}
1648 };
1649
1650 static int __devinit check_position_fix(struct azx *chip, int fix)
1651 {
1652         const struct snd_pci_quirk *q;
1653
1654         if (fix == POS_FIX_AUTO) {
1655                 q = snd_pci_quirk_lookup(chip->pci, position_fix_list);
1656                 if (q) {
1657                         printk(KERN_INFO
1658                                     "hda_intel: position_fix set to %d "
1659                                     "for device %04x:%04x\n",
1660                                     q->value, q->subvendor, q->subdevice);
1661                         return q->value;
1662                 }
1663         }
1664         return fix;
1665 }
1666
1667 /*
1668  * black-lists for probe_mask
1669  */
1670 static struct snd_pci_quirk probe_mask_list[] __devinitdata = {
1671         /* Thinkpad often breaks the controller communication when accessing
1672          * to the non-working (or non-existing) modem codec slot.
1673          */
1674         SND_PCI_QUIRK(0x1014, 0x05b7, "Thinkpad Z60", 0x01),
1675         SND_PCI_QUIRK(0x17aa, 0x2010, "Thinkpad X/T/R60", 0x01),
1676         SND_PCI_QUIRK(0x17aa, 0x20ac, "Thinkpad X/T/R61", 0x01),
1677         {}
1678 };
1679
1680 static void __devinit check_probe_mask(struct azx *chip)
1681 {
1682         const struct snd_pci_quirk *q;
1683
1684         if (probe_mask == -1) {
1685                 q = snd_pci_quirk_lookup(chip->pci, probe_mask_list);
1686                 if (q) {
1687                         printk(KERN_INFO
1688                                "hda_intel: probe_mask set to 0x%x "
1689                                "for device %04x:%04x\n",
1690                                q->value, q->subvendor, q->subdevice);
1691                         probe_mask = q->value;
1692                 }
1693         }
1694 }
1695
1696
1697 /*
1698  * constructor
1699  */
1700 static int __devinit azx_create(struct snd_card *card, struct pci_dev *pci,
1701                                 int driver_type,
1702                                 struct azx **rchip)
1703 {
1704         struct azx *chip;
1705         int err;
1706         static struct snd_device_ops ops = {
1707                 .dev_free = azx_dev_free,
1708         };
1709
1710         *rchip = NULL;
1711
1712         err = pci_enable_device(pci);
1713         if (err < 0)
1714                 return err;
1715
1716         chip = kzalloc(sizeof(*chip), GFP_KERNEL);
1717         if (!chip) {
1718                 snd_printk(KERN_ERR SFX "cannot allocate chip\n");
1719                 pci_disable_device(pci);
1720                 return -ENOMEM;
1721         }
1722
1723         spin_lock_init(&chip->reg_lock);
1724         mutex_init(&chip->open_mutex);
1725         chip->card = card;
1726         chip->pci = pci;
1727         chip->irq = -1;
1728         chip->driver_type = driver_type;
1729         chip->msi = enable_msi;
1730
1731         chip->position_fix = check_position_fix(chip, position_fix);
1732         check_probe_mask(chip);
1733
1734         chip->single_cmd = single_cmd;
1735
1736 #if BITS_PER_LONG != 64
1737         /* Fix up base address on ULI M5461 */
1738         if (chip->driver_type == AZX_DRIVER_ULI) {
1739                 u16 tmp3;
1740                 pci_read_config_word(pci, 0x40, &tmp3);
1741                 pci_write_config_word(pci, 0x40, tmp3 | 0x10);
1742                 pci_write_config_dword(pci, PCI_BASE_ADDRESS_1, 0);
1743         }
1744 #endif
1745
1746         err = pci_request_regions(pci, "ICH HD audio");
1747         if (err < 0) {
1748                 kfree(chip);
1749                 pci_disable_device(pci);
1750                 return err;
1751         }
1752
1753         chip->addr = pci_resource_start(pci, 0);
1754         chip->remap_addr = ioremap_nocache(chip->addr, pci_resource_len(pci,0));
1755         if (chip->remap_addr == NULL) {
1756                 snd_printk(KERN_ERR SFX "ioremap error\n");
1757                 err = -ENXIO;
1758                 goto errout;
1759         }
1760
1761         if (chip->msi)
1762                 if (pci_enable_msi(pci) < 0)
1763                         chip->msi = 0;
1764
1765         if (azx_acquire_irq(chip, 0) < 0) {
1766                 err = -EBUSY;
1767                 goto errout;
1768         }
1769
1770         pci_set_master(pci);
1771         synchronize_irq(chip->irq);
1772
1773         switch (chip->driver_type) {
1774         case AZX_DRIVER_ULI:
1775                 chip->playback_streams = ULI_NUM_PLAYBACK;
1776                 chip->capture_streams = ULI_NUM_CAPTURE;
1777                 chip->playback_index_offset = ULI_PLAYBACK_INDEX;
1778                 chip->capture_index_offset = ULI_CAPTURE_INDEX;
1779                 break;
1780         case AZX_DRIVER_ATIHDMI:
1781                 chip->playback_streams = ATIHDMI_NUM_PLAYBACK;
1782                 chip->capture_streams = ATIHDMI_NUM_CAPTURE;
1783                 chip->playback_index_offset = ATIHDMI_PLAYBACK_INDEX;
1784                 chip->capture_index_offset = ATIHDMI_CAPTURE_INDEX;
1785                 break;
1786         default:
1787                 chip->playback_streams = ICH6_NUM_PLAYBACK;
1788                 chip->capture_streams = ICH6_NUM_CAPTURE;
1789                 chip->playback_index_offset = ICH6_PLAYBACK_INDEX;
1790                 chip->capture_index_offset = ICH6_CAPTURE_INDEX;
1791                 break;
1792         }
1793         chip->num_streams = chip->playback_streams + chip->capture_streams;
1794         chip->azx_dev = kcalloc(chip->num_streams, sizeof(*chip->azx_dev),
1795                                 GFP_KERNEL);
1796         if (!chip->azx_dev) {
1797                 snd_printk(KERN_ERR "cannot malloc azx_dev\n");
1798                 goto errout;
1799         }
1800
1801         /* allocate memory for the BDL for each stream */
1802         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
1803                                   snd_dma_pci_data(chip->pci),
1804                                   BDL_SIZE, &chip->bdl);
1805         if (err < 0) {
1806                 snd_printk(KERN_ERR SFX "cannot allocate BDL\n");
1807                 goto errout;
1808         }
1809         /* allocate memory for the position buffer */
1810         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
1811                                   snd_dma_pci_data(chip->pci),
1812                                   chip->num_streams * 8, &chip->posbuf);
1813         if (err < 0) {
1814                 snd_printk(KERN_ERR SFX "cannot allocate posbuf\n");
1815                 goto errout;
1816         }
1817         /* allocate CORB/RIRB */
1818         if (!chip->single_cmd) {
1819                 err = azx_alloc_cmd_io(chip);
1820                 if (err < 0)
1821                         goto errout;
1822         }
1823
1824         /* initialize streams */
1825         azx_init_stream(chip);
1826
1827         /* initialize chip */
1828         azx_init_pci(chip);
1829         azx_init_chip(chip);
1830
1831         /* codec detection */
1832         if (!chip->codec_mask) {
1833                 snd_printk(KERN_ERR SFX "no codecs found!\n");
1834                 err = -ENODEV;
1835                 goto errout;
1836         }
1837
1838         err = snd_device_new(card, SNDRV_DEV_LOWLEVEL, chip, &ops);
1839         if (err <0) {
1840                 snd_printk(KERN_ERR SFX "Error creating device [card]!\n");
1841                 goto errout;
1842         }
1843
1844         strcpy(card->driver, "HDA-Intel");
1845         strcpy(card->shortname, driver_short_names[chip->driver_type]);
1846         sprintf(card->longname, "%s at 0x%lx irq %i",
1847                 card->shortname, chip->addr, chip->irq);
1848
1849         *rchip = chip;
1850         return 0;
1851
1852  errout:
1853         azx_free(chip);
1854         return err;
1855 }
1856
1857 static void power_down_all_codecs(struct azx *chip)
1858 {
1859 #ifdef CONFIG_SND_HDA_POWER_SAVE
1860         /* The codecs were powered up in snd_hda_codec_new().
1861          * Now all initialization done, so turn them down if possible
1862          */
1863         struct hda_codec *codec;
1864         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1865                 snd_hda_power_down(codec);
1866         }
1867 #endif
1868 }
1869
1870 static int __devinit azx_probe(struct pci_dev *pci,
1871                                const struct pci_device_id *pci_id)
1872 {
1873         struct snd_card *card;
1874         struct azx *chip;
1875         int err;
1876
1877         card = snd_card_new(index, id, THIS_MODULE, 0);
1878         if (!card) {
1879                 snd_printk(KERN_ERR SFX "Error creating card!\n");
1880                 return -ENOMEM;
1881         }
1882
1883         err = azx_create(card, pci, pci_id->driver_data, &chip);
1884         if (err < 0) {
1885                 snd_card_free(card);
1886                 return err;
1887         }
1888         card->private_data = chip;
1889
1890         /* create codec instances */
1891         err = azx_codec_create(chip, model);
1892         if (err < 0) {
1893                 snd_card_free(card);
1894                 return err;
1895         }
1896
1897         /* create PCM streams */
1898         err = azx_pcm_create(chip);
1899         if (err < 0) {
1900                 snd_card_free(card);
1901                 return err;
1902         }
1903
1904         /* create mixer controls */
1905         err = azx_mixer_create(chip);
1906         if (err < 0) {
1907                 snd_card_free(card);
1908                 return err;
1909         }
1910
1911         snd_card_set_dev(card, &pci->dev);
1912
1913         err = snd_card_register(card);
1914         if (err < 0) {
1915                 snd_card_free(card);
1916                 return err;
1917         }
1918
1919         pci_set_drvdata(pci, card);
1920         chip->running = 1;
1921         power_down_all_codecs(chip);
1922
1923         return err;
1924 }
1925
1926 static void __devexit azx_remove(struct pci_dev *pci)
1927 {
1928         snd_card_free(pci_get_drvdata(pci));
1929         pci_set_drvdata(pci, NULL);
1930 }
1931
1932 /* PCI IDs */
1933 static struct pci_device_id azx_ids[] = {
1934         { 0x8086, 0x2668, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH6 */
1935         { 0x8086, 0x27d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH7 */
1936         { 0x8086, 0x269a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ESB2 */
1937         { 0x8086, 0x284b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH8 */
1938         { 0x8086, 0x293e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH9 */
1939         { 0x8086, 0x293f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH9 */
1940         { 0x1002, 0x437b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB450 */
1941         { 0x1002, 0x4383, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB600 */
1942         { 0x1002, 0x793b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS600 HDMI */
1943         { 0x1002, 0x7919, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS690 HDMI */
1944         { 0x1002, 0x960c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS780 HDMI */
1945         { 0x1002, 0xaa00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI R600 HDMI */
1946         { 0x1106, 0x3288, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_VIA }, /* VIA VT8251/VT8237A */
1947         { 0x1039, 0x7502, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_SIS }, /* SIS966 */
1948         { 0x10b9, 0x5461, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ULI }, /* ULI M5461 */
1949         { 0x10de, 0x026c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP51 */
1950         { 0x10de, 0x0371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP55 */
1951         { 0x10de, 0x03e4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP61 */
1952         { 0x10de, 0x03f0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP61 */
1953         { 0x10de, 0x044a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP65 */
1954         { 0x10de, 0x044b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP65 */
1955         { 0x10de, 0x055c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP67 */
1956         { 0x10de, 0x055d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP67 */
1957         { 0x10de, 0x07fc, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP73 */
1958         { 0x10de, 0x07fd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP73 */
1959         { 0x10de, 0x0774, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1960         { 0x10de, 0x0775, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1961         { 0x10de, 0x0776, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1962         { 0x10de, 0x0777, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1963         { 0x10de, 0x0ac0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1964         { 0x10de, 0x0ac1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1965         { 0x10de, 0x0ac2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1966         { 0x10de, 0x0ac3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1967         { 0, }
1968 };
1969 MODULE_DEVICE_TABLE(pci, azx_ids);
1970
1971 /* pci_driver definition */
1972 static struct pci_driver driver = {
1973         .name = "HDA Intel",
1974         .id_table = azx_ids,
1975         .probe = azx_probe,
1976         .remove = __devexit_p(azx_remove),
1977 #ifdef CONFIG_PM
1978         .suspend = azx_suspend,
1979         .resume = azx_resume,
1980 #endif
1981 };
1982
1983 static int __init alsa_card_azx_init(void)
1984 {
1985         return pci_register_driver(&driver);
1986 }
1987
1988 static void __exit alsa_card_azx_exit(void)
1989 {
1990         pci_unregister_driver(&driver);
1991 }
1992
1993 module_init(alsa_card_azx_init)
1994 module_exit(alsa_card_azx_exit)