sound/pci/hda/hda_intel.c

   1 /*
   2  *
   3  *  hda_intel.c - Implementation of primary alsa driver code base
   4  *                for Intel HD Audio.
   5  *
   6  *  Copyright(c) 2004 Intel Corporation. All rights reserved.
   7  *
   8  *  Copyright (c) 2004 Takashi Iwai <tiwai@suse.de>
   9  *                     PeiSen Hou <pshou@realtek.com.tw>
  10  *
  11  *  This program is free software; you can redistribute it and/or modify it
  12  *  under the terms of the GNU General Public License as published by the Free
  13  *  Software Foundation; either version 2 of the License, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful, but WITHOUT
  17  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  18  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  19  *  more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License along with
  22  *  this program; if not, write to the Free Software Foundation, Inc., 59
  23  *  Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  24  *
  25  *  CONTACTS:
  26  *
  27  *  Matt Jared          matt.jared@intel.com
  28  *  Andy Kopp           andy.kopp@intel.com
  29  *  Dan Kogan           dan.d.kogan@intel.com
  30  *
  31  *  CHANGES:
  32  *
  33  *  2004.12.01  Major rewrite by tiwai, merged the work of pshou
  34  *
  35  */
  36
  37 #include <asm/io.h>
  38 #include <linux/delay.h>
  39 #include <linux/interrupt.h>
  40 #include <linux/kernel.h>
  41 #include <linux/module.h>
  42 #include <linux/moduleparam.h>
  43 #include <linux/init.h>
  44 #include <linux/slab.h>
  45 #include <linux/pci.h>
  46 #include <linux/mutex.h>
  47 #include <sound/core.h>
  48 #include <sound/initval.h>
  49 #include "hda_codec.h"
  50
  51
  52 static int index[SNDRV_CARDS] = SNDRV_DEFAULT_IDX;
  53 static char *id[SNDRV_CARDS] = SNDRV_DEFAULT_STR;
  54 static int enable[SNDRV_CARDS] = SNDRV_DEFAULT_ENABLE_PNP;
  55 static char *model[SNDRV_CARDS];
  56 static int position_fix[SNDRV_CARDS];
  57 static int probe_mask[SNDRV_CARDS] = {[0 ... (SNDRV_CARDS-1)] = -1};
  58 static int single_cmd;
  59 static int enable_msi;
  60
  61 module_param_array(index, int, NULL, 0444);
  62 MODULE_PARM_DESC(index, "Index value for Intel HD audio interface.");
  63 module_param_array(id, charp, NULL, 0444);
  64 MODULE_PARM_DESC(id, "ID string for Intel HD audio interface.");
  65 module_param_array(enable, bool, NULL, 0444);
  66 MODULE_PARM_DESC(enable, "Enable Intel HD audio interface.");
  67 module_param_array(model, charp, NULL, 0444);
  68 MODULE_PARM_DESC(model, "Use the given board model.");
  69 module_param_array(position_fix, int, NULL, 0444);
  70 MODULE_PARM_DESC(position_fix, "Fix DMA pointer "
  71                  "(0 = auto, 1 = none, 2 = POSBUF, 3 = FIFO size).");
  72 module_param_array(probe_mask, int, NULL, 0444);
  73 MODULE_PARM_DESC(probe_mask, "Bitmask to probe codecs (default = -1).");
  74 module_param(single_cmd, bool, 0444);
  75 MODULE_PARM_DESC(single_cmd, "Use single command to communicate with codecs "
  76                  "(for debugging only).");
  77 module_param(enable_msi, int, 0444);
  78 MODULE_PARM_DESC(enable_msi, "Enable Message Signaled Interrupt (MSI)");
  79
  80 #ifdef CONFIG_SND_HDA_POWER_SAVE
  81 /* power_save option is defined in hda_codec.c */
  82
  83 /* reset the HD-audio controller in power save mode.
  84  * this may give more power-saving, but will take longer time to
  85  * wake up.
  86  */
  87 static int power_save_controller = 1;
  88 module_param(power_save_controller, bool, 0644);
  89 MODULE_PARM_DESC(power_save_controller, "Reset controller in power save mode.");
  90 #endif
  91
  92 MODULE_LICENSE("GPL");
  93 MODULE_SUPPORTED_DEVICE("{{Intel, ICH6},"
  94                          "{Intel, ICH6M},"
  95                          "{Intel, ICH7},"
  96                          "{Intel, ESB2},"
  97                          "{Intel, ICH8},"
  98                          "{Intel, ICH9},"
  99                          "{ATI, SB450},"
 100                          "{ATI, SB600},"
 101                          "{ATI, RS600},"
 102                          "{ATI, RS690},"
 103                          "{ATI, RS780},"
 104                          "{ATI, R600},"
 105                          "{ATI, RV630},"
 106                          "{ATI, RV610},"
 107                          "{ATI, RV670},"
 108                          "{ATI, RV635},"
 109                          "{ATI, RV620},"
 110                          "{ATI, RV770},"
 111                          "{VIA, VT8251},"
 112                          "{VIA, VT8237A},"
 113                          "{SiS, SIS966},"
 114                          "{ULI, M5461}}");
 115 MODULE_DESCRIPTION("Intel HDA driver");
 116
 117 #define SFX     "hda-intel: "
 118
 119
 120 /*
 121  * registers
 122  */
 123 #define ICH6_REG_GCAP                   0x00
 124 #define ICH6_REG_VMIN                   0x02
 125 #define ICH6_REG_VMAJ                   0x03
 126 #define ICH6_REG_OUTPAY                 0x04
 127 #define ICH6_REG_INPAY                  0x06
 128 #define ICH6_REG_GCTL                   0x08
 129 #define ICH6_REG_WAKEEN                 0x0c
 130 #define ICH6_REG_STATESTS               0x0e
 131 #define ICH6_REG_GSTS                   0x10
 132 #define ICH6_REG_INTCTL                 0x20
 133 #define ICH6_REG_INTSTS                 0x24
 134 #define ICH6_REG_WALCLK                 0x30
 135 #define ICH6_REG_SYNC                   0x34
 136 #define ICH6_REG_CORBLBASE              0x40
 137 #define ICH6_REG_CORBUBASE              0x44
 138 #define ICH6_REG_CORBWP                 0x48
 139 #define ICH6_REG_CORBRP                 0x4A
 140 #define ICH6_REG_CORBCTL                0x4c
 141 #define ICH6_REG_CORBSTS                0x4d
 142 #define ICH6_REG_CORBSIZE               0x4e
 143
 144 #define ICH6_REG_RIRBLBASE              0x50
 145 #define ICH6_REG_RIRBUBASE              0x54
 146 #define ICH6_REG_RIRBWP                 0x58
 147 #define ICH6_REG_RINTCNT                0x5a
 148 #define ICH6_REG_RIRBCTL                0x5c
 149 #define ICH6_REG_RIRBSTS                0x5d
 150 #define ICH6_REG_RIRBSIZE               0x5e
 151
 152 #define ICH6_REG_IC                     0x60
 153 #define ICH6_REG_IR                     0x64
 154 #define ICH6_REG_IRS                    0x68
 155 #define   ICH6_IRS_VALID        (1<<1)
 156 #define   ICH6_IRS_BUSY         (1<<0)
 157
 158 #define ICH6_REG_DPLBASE                0x70
 159 #define ICH6_REG_DPUBASE                0x74
 160 #define   ICH6_DPLBASE_ENABLE   0x1     /* Enable position buffer */
 161
 162 /* SD offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
 163 enum { SDI0, SDI1, SDI2, SDI3, SDO0, SDO1, SDO2, SDO3 };
 164
 165 /* stream register offsets from stream base */
 166 #define ICH6_REG_SD_CTL                 0x00
 167 #define ICH6_REG_SD_STS                 0x03
 168 #define ICH6_REG_SD_LPIB                0x04
 169 #define ICH6_REG_SD_CBL                 0x08
 170 #define ICH6_REG_SD_LVI                 0x0c
 171 #define ICH6_REG_SD_FIFOW               0x0e
 172 #define ICH6_REG_SD_FIFOSIZE            0x10
 173 #define ICH6_REG_SD_FORMAT              0x12
 174 #define ICH6_REG_SD_BDLPL               0x18
 175 #define ICH6_REG_SD_BDLPU               0x1c
 176
 177 /* PCI space */
 178 #define ICH6_PCIREG_TCSEL       0x44
 179
 180 /*
 181  * other constants
 182  */
 183
 184 /* max number of SDs */
 185 /* ICH, ATI and VIA have 4 playback and 4 capture */
 186 #define ICH6_CAPTURE_INDEX      0
 187 #define ICH6_NUM_CAPTURE        4
 188 #define ICH6_PLAYBACK_INDEX     4
 189 #define ICH6_NUM_PLAYBACK       4
 190
 191 /* ULI has 6 playback and 5 capture */
 192 #define ULI_CAPTURE_INDEX       0
 193 #define ULI_NUM_CAPTURE         5
 194 #define ULI_PLAYBACK_INDEX      5
 195 #define ULI_NUM_PLAYBACK        6
 196
 197 /* ATI HDMI has 1 playback and 0 capture */
 198 #define ATIHDMI_CAPTURE_INDEX   0
 199 #define ATIHDMI_NUM_CAPTURE     0
 200 #define ATIHDMI_PLAYBACK_INDEX  0
 201 #define ATIHDMI_NUM_PLAYBACK    1
 202
 203 /* this number is statically defined for simplicity */
 204 #define MAX_AZX_DEV             16
 205
 206 /* max number of fragments - we may use more if allocating more pages for BDL */
 207 #define BDL_SIZE                PAGE_ALIGN(8192)
 208 #define AZX_MAX_FRAG            (BDL_SIZE / (MAX_AZX_DEV * 16))
 209 /* max buffer size - no h/w limit, you can increase as you like */
 210 #define AZX_MAX_BUF_SIZE        (1024*1024*1024)
 211 /* max number of PCM devics per card */
 212 #define AZX_MAX_AUDIO_PCMS      6
 213 #define AZX_MAX_MODEM_PCMS      2
 214 #define AZX_MAX_PCMS            (AZX_MAX_AUDIO_PCMS + AZX_MAX_MODEM_PCMS)
 215
 216 /* RIRB int mask: overrun[2], response[0] */
 217 #define RIRB_INT_RESPONSE       0x01
 218 #define RIRB_INT_OVERRUN        0x04
 219 #define RIRB_INT_MASK           0x05
 220
 221 /* STATESTS int mask: SD2,SD1,SD0 */
 222 #define AZX_MAX_CODECS          3
 223 #define STATESTS_INT_MASK       0x07
 224
 225 /* SD_CTL bits */
 226 #define SD_CTL_STREAM_RESET     0x01    /* stream reset bit */
 227 #define SD_CTL_DMA_START        0x02    /* stream DMA start bit */
 228 #define SD_CTL_STREAM_TAG_MASK  (0xf << 20)
 229 #define SD_CTL_STREAM_TAG_SHIFT 20
 230
 231 /* SD_CTL and SD_STS */
 232 #define SD_INT_DESC_ERR         0x10    /* descriptor error interrupt */
 233 #define SD_INT_FIFO_ERR         0x08    /* FIFO error interrupt */
 234 #define SD_INT_COMPLETE         0x04    /* completion interrupt */
 235 #define SD_INT_MASK             (SD_INT_DESC_ERR|SD_INT_FIFO_ERR|\
 236                                  SD_INT_COMPLETE)
 237
 238 /* SD_STS */
 239 #define SD_STS_FIFO_READY       0x20    /* FIFO ready */
 240
 241 /* INTCTL and INTSTS */
 242 #define ICH6_INT_ALL_STREAM     0xff       /* all stream interrupts */
 243 #define ICH6_INT_CTRL_EN        0x40000000 /* controller interrupt enable bit */
 244 #define ICH6_INT_GLOBAL_EN      0x80000000 /* global interrupt enable bit */
 245
 246 /* GCTL unsolicited response enable bit */
 247 #define ICH6_GCTL_UREN          (1<<8)
 248
 249 /* GCTL reset bit */
 250 #define ICH6_GCTL_RESET         (1<<0)
 251
 252 /* CORB/RIRB control, read/write pointer */
 253 #define ICH6_RBCTL_DMA_EN       0x02    /* enable DMA */
 254 #define ICH6_RBCTL_IRQ_EN       0x01    /* enable IRQ */
 255 #define ICH6_RBRWP_CLR          0x8000  /* read/write pointer clear */
 256 /* below are so far hardcoded - should read registers in future */
 257 #define ICH6_MAX_CORB_ENTRIES   256
 258 #define ICH6_MAX_RIRB_ENTRIES   256
 259
 260 /* position fix mode */
 261 enum {
 262         POS_FIX_AUTO,
 263         POS_FIX_NONE,
 264         POS_FIX_POSBUF,
 265         POS_FIX_FIFO,
 266 };
 267
 268 /* Defines for ATI HD Audio support in SB450 south bridge */
 269 #define ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR   0x42
 270 #define ATI_SB450_HDAUDIO_ENABLE_SNOOP      0x02
 271
 272 /* Defines for Nvidia HDA support */
 273 #define NVIDIA_HDA_TRANSREG_ADDR      0x4e
 274 #define NVIDIA_HDA_ENABLE_COHBITS     0x0f
 275
 276 /*
 277  */
 278
 279 struct azx_dev {
 280         u32 *bdl;               /* virtual address of the BDL */
 281         dma_addr_t bdl_addr;    /* physical address of the BDL */
 282         u32 *posbuf;            /* position buffer pointer */
 283
 284         unsigned int bufsize;   /* size of the play buffer in bytes */
 285         unsigned int fragsize;  /* size of each period in bytes */
 286         unsigned int frags;     /* number for period in the play buffer */
 287         unsigned int fifo_size; /* FIFO size */
 288
 289         void __iomem *sd_addr;  /* stream descriptor pointer */
 290
 291         u32 sd_int_sta_mask;    /* stream int status mask */
 292
 293         /* pcm support */
 294         struct snd_pcm_substream *substream;    /* assigned substream,
 295                                                  * set in PCM open
 296                                                  */
 297         unsigned int format_val;        /* format value to be set in the
 298                                          * controller and the codec
 299                                          */
 300         unsigned char stream_tag;       /* assigned stream */
 301         unsigned char index;            /* stream index */
 302         /* for sanity check of position buffer */
 303         unsigned int period_intr;
 304
 305         unsigned int opened :1;
 306         unsigned int running :1;
 307 };
 308
 309 /* CORB/RIRB */
 310 struct azx_rb {
 311         u32 *buf;               /* CORB/RIRB buffer
 312                                  * Each CORB entry is 4byte, RIRB is 8byte
 313                                  */
 314         dma_addr_t addr;        /* physical address of CORB/RIRB buffer */
 315         /* for RIRB */
 316         unsigned short rp, wp;  /* read/write pointers */
 317         int cmds;               /* number of pending requests */
 318         u32 res;                /* last read value */
 319 };
 320
 321 struct azx {
 322         struct snd_card *card;
 323         struct pci_dev *pci;
 324
 325         /* chip type specific */
 326         int driver_type;
 327         int playback_streams;
 328         int playback_index_offset;
 329         int capture_streams;
 330         int capture_index_offset;
 331         int num_streams;
 332
 333         /* pci resources */
 334         unsigned long addr;
 335         void __iomem *remap_addr;
 336         int irq;
 337
 338         /* locks */
 339         spinlock_t reg_lock;
 340         struct mutex open_mutex;
 341
 342         /* streams (x num_streams) */
 343         struct azx_dev *azx_dev;
 344
 345         /* PCM */
 346         unsigned int pcm_devs;
 347         struct snd_pcm *pcm[AZX_MAX_PCMS];
 348
 349         /* HD codec */
 350         unsigned short codec_mask;
 351         struct hda_bus *bus;
 352
 353         /* CORB/RIRB */
 354         struct azx_rb corb;
 355         struct azx_rb rirb;
 356
 357         /* BDL, CORB/RIRB and position buffers */
 358         struct snd_dma_buffer bdl;
 359         struct snd_dma_buffer rb;
 360         struct snd_dma_buffer posbuf;
 361
 362         /* flags */
 363         int position_fix;
 364         unsigned int running :1;
 365         unsigned int initialized :1;
 366         unsigned int single_cmd :1;
 367         unsigned int polling_mode :1;
 368         unsigned int msi :1;
 369
 370         /* for debugging */
 371         unsigned int last_cmd;  /* last issued command (to sync) */
 372 };
 373
 374 /* driver types */
 375 enum {
 376         AZX_DRIVER_ICH,
 377         AZX_DRIVER_ATI,
 378         AZX_DRIVER_ATIHDMI,
 379         AZX_DRIVER_VIA,
 380         AZX_DRIVER_SIS,
 381         AZX_DRIVER_ULI,
 382         AZX_DRIVER_NVIDIA,
 383 };
 384
 385 static char *driver_short_names[] __devinitdata = {
 386         [AZX_DRIVER_ICH] = "HDA Intel",
 387         [AZX_DRIVER_ATI] = "HDA ATI SB",
 388         [AZX_DRIVER_ATIHDMI] = "HDA ATI HDMI",
 389         [AZX_DRIVER_VIA] = "HDA VIA VT82xx",
 390         [AZX_DRIVER_SIS] = "HDA SIS966",
 391         [AZX_DRIVER_ULI] = "HDA ULI M5461",
 392         [AZX_DRIVER_NVIDIA] = "HDA NVidia",
 393 };
 394
 395 /*
 396  * macros for easy use
 397  */
 398 #define azx_writel(chip,reg,value) \
 399         writel(value, (chip)->remap_addr + ICH6_REG_##reg)
 400 #define azx_readl(chip,reg) \
 401         readl((chip)->remap_addr + ICH6_REG_##reg)
 402 #define azx_writew(chip,reg,value) \
 403         writew(value, (chip)->remap_addr + ICH6_REG_##reg)
 404 #define azx_readw(chip,reg) \
 405         readw((chip)->remap_addr + ICH6_REG_##reg)
 406 #define azx_writeb(chip,reg,value) \
 407         writeb(value, (chip)->remap_addr + ICH6_REG_##reg)
 408 #define azx_readb(chip,reg) \
 409         readb((chip)->remap_addr + ICH6_REG_##reg)
 410
 411 #define azx_sd_writel(dev,reg,value) \
 412         writel(value, (dev)->sd_addr + ICH6_REG_##reg)
 413 #define azx_sd_readl(dev,reg) \
 414         readl((dev)->sd_addr + ICH6_REG_##reg)
 415 #define azx_sd_writew(dev,reg,value) \
 416         writew(value, (dev)->sd_addr + ICH6_REG_##reg)
 417 #define azx_sd_readw(dev,reg) \
 418         readw((dev)->sd_addr + ICH6_REG_##reg)
 419 #define azx_sd_writeb(dev,reg,value) \
 420         writeb(value, (dev)->sd_addr + ICH6_REG_##reg)
 421 #define azx_sd_readb(dev,reg) \
 422         readb((dev)->sd_addr + ICH6_REG_##reg)
 423
 424 /* for pcm support */
 425 #define get_azx_dev(substream) (substream->runtime->private_data)
 426
 427 /* Get the upper 32bit of the given dma_addr_t
 428  * Compiler should optimize and eliminate the code if dma_addr_t is 32bit
 429  */
 430 #define upper_32bit(addr) (sizeof(addr) > 4 ? (u32)((addr) >> 32) : (u32)0)
 431
 432 static int azx_acquire_irq(struct azx *chip, int do_disconnect);
 433
 434 /*
 435  * Interface for HD codec
 436  */
 437
 438 /*
 439  * CORB / RIRB interface
 440  */
 441 static int azx_alloc_cmd_io(struct azx *chip)
 442 {
 443         int err;
 444
 445         /* single page (at least 4096 bytes) must suffice for both ringbuffes */
 446         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
 447                                   snd_dma_pci_data(chip->pci),
 448                                   PAGE_SIZE, &chip->rb);
 449         if (err < 0) {
 450                 snd_printk(KERN_ERR SFX "cannot allocate CORB/RIRB\n");
 451                 return err;
 452         }
 453         return 0;
 454 }
 455
 456 static void azx_init_cmd_io(struct azx *chip)
 457 {
 458         /* CORB set up */
 459         chip->corb.addr = chip->rb.addr;
 460         chip->corb.buf = (u32 *)chip->rb.area;
 461         azx_writel(chip, CORBLBASE, (u32)chip->corb.addr);
 462         azx_writel(chip, CORBUBASE, upper_32bit(chip->corb.addr));
 463
 464         /* set the corb size to 256 entries (ULI requires explicitly) */
 465         azx_writeb(chip, CORBSIZE, 0x02);
 466         /* set the corb write pointer to 0 */
 467         azx_writew(chip, CORBWP, 0);
 468         /* reset the corb hw read pointer */
 469         azx_writew(chip, CORBRP, ICH6_RBRWP_CLR);
 470         /* enable corb dma */
 471         azx_writeb(chip, CORBCTL, ICH6_RBCTL_DMA_EN);
 472
 473         /* RIRB set up */
 474         chip->rirb.addr = chip->rb.addr + 2048;
 475         chip->rirb.buf = (u32 *)(chip->rb.area + 2048);
 476         azx_writel(chip, RIRBLBASE, (u32)chip->rirb.addr);
 477         azx_writel(chip, RIRBUBASE, upper_32bit(chip->rirb.addr));
 478
 479         /* set the rirb size to 256 entries (ULI requires explicitly) */
 480         azx_writeb(chip, RIRBSIZE, 0x02);
 481         /* reset the rirb hw write pointer */
 482         azx_writew(chip, RIRBWP, ICH6_RBRWP_CLR);
 483         /* set N=1, get RIRB response interrupt for new entry */
 484         azx_writew(chip, RINTCNT, 1);
 485         /* enable rirb dma and response irq */
 486         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN | ICH6_RBCTL_IRQ_EN);
 487         chip->rirb.rp = chip->rirb.cmds = 0;
 488 }
 489
 490 static void azx_free_cmd_io(struct azx *chip)
 491 {
 492         /* disable ringbuffer DMAs */
 493         azx_writeb(chip, RIRBCTL, 0);
 494         azx_writeb(chip, CORBCTL, 0);
 495 }
 496
 497 /* send a command */
 498 static int azx_corb_send_cmd(struct hda_codec *codec, u32 val)
 499 {
 500         struct azx *chip = codec->bus->private_data;
 501         unsigned int wp;
 502
 503         /* add command to corb */
 504         wp = azx_readb(chip, CORBWP);
 505         wp++;
 506         wp %= ICH6_MAX_CORB_ENTRIES;
 507
 508         spin_lock_irq(&chip->reg_lock);
 509         chip->rirb.cmds++;
 510         chip->corb.buf[wp] = cpu_to_le32(val);
 511         azx_writel(chip, CORBWP, wp);
 512         spin_unlock_irq(&chip->reg_lock);
 513
 514         return 0;
 515 }
 516
 517 #define ICH6_RIRB_EX_UNSOL_EV   (1<<4)
 518
 519 /* retrieve RIRB entry - called from interrupt handler */
 520 static void azx_update_rirb(struct azx *chip)
 521 {
 522         unsigned int rp, wp;
 523         u32 res, res_ex;
 524
 525         wp = azx_readb(chip, RIRBWP);
 526         if (wp == chip->rirb.wp)
 527                 return;
 528         chip->rirb.wp = wp;
 529
 530         while (chip->rirb.rp != wp) {
 531                 chip->rirb.rp++;
 532                 chip->rirb.rp %= ICH6_MAX_RIRB_ENTRIES;
 533
 534                 rp = chip->rirb.rp << 1; /* an RIRB entry is 8-bytes */
 535                 res_ex = le32_to_cpu(chip->rirb.buf[rp + 1]);
 536                 res = le32_to_cpu(chip->rirb.buf[rp]);
 537                 if (res_ex & ICH6_RIRB_EX_UNSOL_EV)
 538                         snd_hda_queue_unsol_event(chip->bus, res, res_ex);
 539                 else if (chip->rirb.cmds) {
 540                         chip->rirb.cmds--;
 541                         chip->rirb.res = res;
 542                 }
 543         }
 544 }
 545
 546 /* receive a response */
 547 static unsigned int azx_rirb_get_response(struct hda_codec *codec)
 548 {
 549         struct azx *chip = codec->bus->private_data;
 550         unsigned long timeout;
 551
 552  again:
 553         timeout = jiffies + msecs_to_jiffies(1000);
 554         do {
 555                 if (chip->polling_mode) {
 556                         spin_lock_irq(&chip->reg_lock);
 557                         azx_update_rirb(chip);
 558                         spin_unlock_irq(&chip->reg_lock);
 559                 }
 560                 if (!chip->rirb.cmds)
 561                         return chip->rirb.res; /* the last value */
 562                 if (codec->bus->needs_damn_long_delay)
 563                         msleep(2); /* temporary workaround */
 564                 else {
 565                         udelay(10);
 566                         cond_resched();
 567                 }
 568         } while (time_after_eq(timeout, jiffies));
 569
 570         if (chip->msi) {
 571                 snd_printk(KERN_WARNING "hda_intel: No response from codec, "
 572                            "disabling MSI: last cmd=0x%08x\n", chip->last_cmd);
 573                 free_irq(chip->irq, chip);
 574                 chip->irq = -1;
 575                 pci_disable_msi(chip->pci);
 576                 chip->msi = 0;
 577                 if (azx_acquire_irq(chip, 1) < 0)
 578                         return -1;
 579                 goto again;
 580         }
 581
 582         if (!chip->polling_mode) {
 583                 snd_printk(KERN_WARNING "hda_intel: azx_get_response timeout, "
 584                            "switching to polling mode: last cmd=0x%08x\n",
 585                            chip->last_cmd);
 586                 chip->polling_mode = 1;
 587                 goto again;
 588         }
 589
 590         snd_printk(KERN_ERR "hda_intel: azx_get_response timeout, "
 591                    "switching to single_cmd mode: last cmd=0x%08x\n",
 592                    chip->last_cmd);
 593         chip->rirb.rp = azx_readb(chip, RIRBWP);
 594         chip->rirb.cmds = 0;
 595         /* switch to single_cmd mode */
 596         chip->single_cmd = 1;
 597         azx_free_cmd_io(chip);
 598         return -1;
 599 }
 600
 601 /*
 602  * Use the single immediate command instead of CORB/RIRB for simplicity
 603  *
 604  * Note: according to Intel, this is not preferred use.  The command was
 605  *       intended for the BIOS only, and may get confused with unsolicited
 606  *       responses.  So, we shouldn't use it for normal operation from the
 607  *       driver.
 608  *       I left the codes, however, for debugging/testing purposes.
 609  */
 610
 611 /* send a command */
 612 static int azx_single_send_cmd(struct hda_codec *codec, u32 val)
 613 {
 614         struct azx *chip = codec->bus->private_data;
 615         int timeout = 50;
 616
 617         while (timeout--) {
 618                 /* check ICB busy bit */
 619                 if (!((azx_readw(chip, IRS) & ICH6_IRS_BUSY))) {
 620                         /* Clear IRV valid bit */
 621                         azx_writew(chip, IRS, azx_readw(chip, IRS) |
 622                                    ICH6_IRS_VALID);
 623                         azx_writel(chip, IC, val);
 624                         azx_writew(chip, IRS, azx_readw(chip, IRS) |
 625                                    ICH6_IRS_BUSY);
 626                         return 0;
 627                 }
 628                 udelay(1);
 629         }
 630         snd_printd(SFX "send_cmd timeout: IRS=0x%x, val=0x%x\n",
 631                    azx_readw(chip, IRS), val);
 632         return -EIO;
 633 }
 634
 635 /* receive a response */
 636 static unsigned int azx_single_get_response(struct hda_codec *codec)
 637 {
 638         struct azx *chip = codec->bus->private_data;
 639         int timeout = 50;
 640
 641         while (timeout--) {
 642                 /* check IRV busy bit */
 643                 if (azx_readw(chip, IRS) & ICH6_IRS_VALID)
 644                         return azx_readl(chip, IR);
 645                 udelay(1);
 646         }
 647         snd_printd(SFX "get_response timeout: IRS=0x%x\n",
 648                    azx_readw(chip, IRS));
 649         return (unsigned int)-1;
 650 }
 651
 652 /*
 653  * The below are the main callbacks from hda_codec.
 654  *
 655  * They are just the skeleton to call sub-callbacks according to the
 656  * current setting of chip->single_cmd.
 657  */
 658
 659 /* send a command */
 660 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid,
 661                         int direct, unsigned int verb,
 662                         unsigned int para)
 663 {
 664         struct azx *chip = codec->bus->private_data;
 665         u32 val;
 666
 667         val = (u32)(codec->addr & 0x0f) << 28;
 668         val |= (u32)direct << 27;
 669         val |= (u32)nid << 20;
 670         val |= verb << 8;
 671         val |= para;
 672         chip->last_cmd = val;
 673
 674         if (chip->single_cmd)
 675                 return azx_single_send_cmd(codec, val);
 676         else
 677                 return azx_corb_send_cmd(codec, val);
 678 }
 679
 680 /* get a response */
 681 static unsigned int azx_get_response(struct hda_codec *codec)
 682 {
 683         struct azx *chip = codec->bus->private_data;
 684         if (chip->single_cmd)
 685                 return azx_single_get_response(codec);
 686         else
 687                 return azx_rirb_get_response(codec);
 688 }
 689
 690 #ifdef CONFIG_SND_HDA_POWER_SAVE
 691 static void azx_power_notify(struct hda_codec *codec);
 692 #endif
 693
 694 /* reset codec link */
 695 static int azx_reset(struct azx *chip)
 696 {
 697         int count;
 698
 699         /* clear STATESTS */
 700         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
 701
 702         /* reset controller */
 703         azx_writel(chip, GCTL, azx_readl(chip, GCTL) & ~ICH6_GCTL_RESET);
 704
 705         count = 50;
 706         while (azx_readb(chip, GCTL) && --count)
 707                 msleep(1);
 708
 709         /* delay for >= 100us for codec PLL to settle per spec
 710          * Rev 0.9 section 5.5.1
 711          */
 712         msleep(1);
 713
 714         /* Bring controller out of reset */
 715         azx_writeb(chip, GCTL, azx_readb(chip, GCTL) | ICH6_GCTL_RESET);
 716
 717         count = 50;
 718         while (!azx_readb(chip, GCTL) && --count)
 719                 msleep(1);
 720
 721         /* Brent Chartrand said to wait >= 540us for codecs to initialize */
 722         msleep(1);
 723
 724         /* check to see if controller is ready */
 725         if (!azx_readb(chip, GCTL)) {
 726                 snd_printd("azx_reset: controller not ready!\n");
 727                 return -EBUSY;
 728         }
 729
 730         /* Accept unsolicited responses */
 731         azx_writel(chip, GCTL, azx_readl(chip, GCTL) | ICH6_GCTL_UREN);
 732
 733         /* detect codecs */
 734         if (!chip->codec_mask) {
 735                 chip->codec_mask = azx_readw(chip, STATESTS);
 736                 snd_printdd("codec_mask = 0x%x\n", chip->codec_mask);
 737         }
 738
 739         return 0;
 740 }
 741
 742
 743 /*
 744  * Lowlevel interface
 745  */
 746
 747 /* enable interrupts */
 748 static void azx_int_enable(struct azx *chip)
 749 {
 750         /* enable controller CIE and GIE */
 751         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) |
 752                    ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN);
 753 }
 754
 755 /* disable interrupts */
 756 static void azx_int_disable(struct azx *chip)
 757 {
 758         int i;
 759
 760         /* disable interrupts in stream descriptor */
 761         for (i = 0; i < chip->num_streams; i++) {
 762                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 763                 azx_sd_writeb(azx_dev, SD_CTL,
 764                               azx_sd_readb(azx_dev, SD_CTL) & ~SD_INT_MASK);
 765         }
 766
 767         /* disable SIE for all streams */
 768         azx_writeb(chip, INTCTL, 0);
 769
 770         /* disable controller CIE and GIE */
 771         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) &
 772                    ~(ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN));
 773 }
 774
 775 /* clear interrupts */
 776 static void azx_int_clear(struct azx *chip)
 777 {
 778         int i;
 779
 780         /* clear stream status */
 781         for (i = 0; i < chip->num_streams; i++) {
 782                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 783                 azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 784         }
 785
 786         /* clear STATESTS */
 787         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
 788
 789         /* clear rirb status */
 790         azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 791
 792         /* clear int status */
 793         azx_writel(chip, INTSTS, ICH6_INT_CTRL_EN | ICH6_INT_ALL_STREAM);
 794 }
 795
 796 /* start a stream */
 797 static void azx_stream_start(struct azx *chip, struct azx_dev *azx_dev)
 798 {
 799         /* enable SIE */
 800         azx_writeb(chip, INTCTL,
 801                    azx_readb(chip, INTCTL) | (1 << azx_dev->index));
 802         /* set DMA start and interrupt mask */
 803         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
 804                       SD_CTL_DMA_START | SD_INT_MASK);
 805 }
 806
 807 /* stop a stream */
 808 static void azx_stream_stop(struct azx *chip, struct azx_dev *azx_dev)
 809 {
 810         /* stop DMA */
 811         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
 812                       ~(SD_CTL_DMA_START | SD_INT_MASK));
 813         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK); /* to be sure */
 814         /* disable SIE */
 815         azx_writeb(chip, INTCTL,
 816                    azx_readb(chip, INTCTL) & ~(1 << azx_dev->index));
 817 }
 818
 819
 820 /*
 821  * reset and start the controller registers
 822  */
 823 static void azx_init_chip(struct azx *chip)
 824 {
 825         if (chip->initialized)
 826                 return;
 827
 828         /* reset controller */
 829         azx_reset(chip);
 830
 831         /* initialize interrupts */
 832         azx_int_clear(chip);
 833         azx_int_enable(chip);
 834
 835         /* initialize the codec command I/O */
 836         if (!chip->single_cmd)
 837                 azx_init_cmd_io(chip);
 838
 839         /* program the position buffer */
 840         azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr);
 841         azx_writel(chip, DPUBASE, upper_32bit(chip->posbuf.addr));
 842
 843         chip->initialized = 1;
 844 }
 845
 846 /*
 847  * initialize the PCI registers
 848  */
 849 /* update bits in a PCI register byte */
 850 static void update_pci_byte(struct pci_dev *pci, unsigned int reg,
 851                             unsigned char mask, unsigned char val)
 852 {
 853         unsigned char data;
 854
 855         pci_read_config_byte(pci, reg, &data);
 856         data &= ~mask;
 857         data |= (val & mask);
 858         pci_write_config_byte(pci, reg, data);
 859 }
 860
 861 static void azx_init_pci(struct azx *chip)
 862 {
 863         /* Clear bits 0-2 of PCI register TCSEL (at offset 0x44)
 864          * TCSEL == Traffic Class Select Register, which sets PCI express QOS
 865          * Ensuring these bits are 0 clears playback static on some HD Audio
 866          * codecs
 867          */
 868         update_pci_byte(chip->pci, ICH6_PCIREG_TCSEL, 0x07, 0);
 869
 870         switch (chip->driver_type) {
 871         case AZX_DRIVER_ATI:
 872                 /* For ATI SB450 azalia HD audio, we need to enable snoop */
 873                 update_pci_byte(chip->pci,
 874                                 ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR,
 875                                 0x07, ATI_SB450_HDAUDIO_ENABLE_SNOOP);
 876                 break;
 877         case AZX_DRIVER_NVIDIA:
 878                 /* For NVIDIA HDA, enable snoop */
 879                 update_pci_byte(chip->pci,
 880                                 NVIDIA_HDA_TRANSREG_ADDR,
 881                                 0x0f, NVIDIA_HDA_ENABLE_COHBITS);
 882                 break;
 883         }
 884 }
 885
 886
 887 /*
 888  * interrupt handler
 889  */
 890 static irqreturn_t azx_interrupt(int irq, void *dev_id)
 891 {
 892         struct azx *chip = dev_id;
 893         struct azx_dev *azx_dev;
 894         u32 status;
 895         int i;
 896
 897         spin_lock(&chip->reg_lock);
 898
 899         status = azx_readl(chip, INTSTS);
 900         if (status == 0) {
 901                 spin_unlock(&chip->reg_lock);
 902                 return IRQ_NONE;
 903         }
 904
 905         for (i = 0; i < chip->num_streams; i++) {
 906                 azx_dev = &chip->azx_dev[i];
 907                 if (status & azx_dev->sd_int_sta_mask) {
 908                         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 909                         if (azx_dev->substream && azx_dev->running) {
 910                                 azx_dev->period_intr++;
 911                                 spin_unlock(&chip->reg_lock);
 912                                 snd_pcm_period_elapsed(azx_dev->substream);
 913                                 spin_lock(&chip->reg_lock);
 914                         }
 915                 }
 916         }
 917
 918         /* clear rirb int */
 919         status = azx_readb(chip, RIRBSTS);
 920         if (status & RIRB_INT_MASK) {
 921                 if (!chip->single_cmd && (status & RIRB_INT_RESPONSE))
 922                         azx_update_rirb(chip);
 923                 azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 924         }
 925
 926 #if 0
 927         /* clear state status int */
 928         if (azx_readb(chip, STATESTS) & 0x04)
 929                 azx_writeb(chip, STATESTS, 0x04);
 930 #endif
 931         spin_unlock(&chip->reg_lock);
 932
 933         return IRQ_HANDLED;
 934 }
 935
 936
 937 /*
 938  * set up BDL entries
 939  */
 940 static void azx_setup_periods(struct azx_dev *azx_dev)
 941 {
 942         u32 *bdl = azx_dev->bdl;
 943         dma_addr_t dma_addr = azx_dev->substream->runtime->dma_addr;
 944         int idx;
 945
 946         /* reset BDL address */
 947         azx_sd_writel(azx_dev, SD_BDLPL, 0);
 948         azx_sd_writel(azx_dev, SD_BDLPU, 0);
 949
 950         /* program the initial BDL entries */
 951         for (idx = 0; idx < azx_dev->frags; idx++) {
 952                 unsigned int off = idx << 2; /* 4 dword step */
 953                 dma_addr_t addr = dma_addr + idx * azx_dev->fragsize;
 954                 /* program the address field of the BDL entry */
 955                 bdl[off] = cpu_to_le32((u32)addr);
 956                 bdl[off+1] = cpu_to_le32(upper_32bit(addr));
 957
 958                 /* program the size field of the BDL entry */
 959                 bdl[off+2] = cpu_to_le32(azx_dev->fragsize);
 960
 961                 /* program the IOC to enable interrupt when buffer completes */
 962                 bdl[off+3] = cpu_to_le32(0x01);
 963         }
 964 }
 965
 966 /*
 967  * set up the SD for streaming
 968  */
 969 static int azx_setup_controller(struct azx *chip, struct azx_dev *azx_dev)
 970 {
 971         unsigned char val;
 972         int timeout;
 973
 974         /* make sure the run bit is zero for SD */
 975         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
 976                       ~SD_CTL_DMA_START);
 977         /* reset stream */
 978         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
 979                       SD_CTL_STREAM_RESET);
 980         udelay(3);
 981         timeout = 300;
 982         while (!((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 983                --timeout)
 984                 ;
 985         val &= ~SD_CTL_STREAM_RESET;
 986         azx_sd_writeb(azx_dev, SD_CTL, val);
 987         udelay(3);
 988
 989         timeout = 300;
 990         /* waiting for hardware to report that the stream is out of reset */
 991         while (((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 992                --timeout)
 993                 ;
 994
 995         /* program the stream_tag */
 996         azx_sd_writel(azx_dev, SD_CTL,
 997                       (azx_sd_readl(azx_dev, SD_CTL) & ~SD_CTL_STREAM_TAG_MASK)|
 998                       (azx_dev->stream_tag << SD_CTL_STREAM_TAG_SHIFT));
 999
1000         /* program the length of samples in cyclic buffer */
1001         azx_sd_writel(azx_dev, SD_CBL, azx_dev->bufsize);
1002
1003         /* program the stream format */
1004         /* this value needs to be the same as the one programmed */
1005         azx_sd_writew(azx_dev, SD_FORMAT, azx_dev->format_val);
1006
1007         /* program the stream LVI (last valid index) of the BDL */
1008         azx_sd_writew(azx_dev, SD_LVI, azx_dev->frags - 1);
1009
1010         /* program the BDL address */
1011         /* lower BDL address */
1012         azx_sd_writel(azx_dev, SD_BDLPL, (u32)azx_dev->bdl_addr);
1013         /* upper BDL address */
1014         azx_sd_writel(azx_dev, SD_BDLPU, upper_32bit(azx_dev->bdl_addr));
1015
1016         /* enable the position buffer */
1017         if (!(azx_readl(chip, DPLBASE) & ICH6_DPLBASE_ENABLE))
1018                 azx_writel(chip, DPLBASE,
1019                            (u32)chip->posbuf.addr |ICH6_DPLBASE_ENABLE);
1020
1021         /* set the interrupt enable bits in the descriptor control register */
1022         azx_sd_writel(azx_dev, SD_CTL,
1023                       azx_sd_readl(azx_dev, SD_CTL) | SD_INT_MASK);
1024
1025         return 0;
1026 }
1027
1028
1029 /*
1030  * Codec initialization
1031  */
1032
1033 static unsigned int azx_max_codecs[] __devinitdata = {
1034         [AZX_DRIVER_ICH] = 3,
1035         [AZX_DRIVER_ATI] = 4,
1036         [AZX_DRIVER_ATIHDMI] = 4,
1037         [AZX_DRIVER_VIA] = 3,           /* FIXME: correct? */
1038         [AZX_DRIVER_SIS] = 3,           /* FIXME: correct? */
1039         [AZX_DRIVER_ULI] = 3,           /* FIXME: correct? */
1040         [AZX_DRIVER_NVIDIA] = 3,        /* FIXME: correct? */
1041 };
1042
1043 static int __devinit azx_codec_create(struct azx *chip, const char *model,
1044                                       unsigned int codec_probe_mask)
1045 {
1046         struct hda_bus_template bus_temp;
1047         int c, codecs, audio_codecs, err;
1048
1049         memset(&bus_temp, 0, sizeof(bus_temp));
1050         bus_temp.private_data = chip;
1051         bus_temp.modelname = model;
1052         bus_temp.pci = chip->pci;
1053         bus_temp.ops.command = azx_send_cmd;
1054         bus_temp.ops.get_response = azx_get_response;
1055 #ifdef CONFIG_SND_HDA_POWER_SAVE
1056         bus_temp.ops.pm_notify = azx_power_notify;
1057 #endif
1058
1059         err = snd_hda_bus_new(chip->card, &bus_temp, &chip->bus);
1060         if (err < 0)
1061                 return err;
1062
1063         codecs = audio_codecs = 0;
1064         for (c = 0; c < AZX_MAX_CODECS; c++) {
1065                 if ((chip->codec_mask & (1 << c)) & codec_probe_mask) {
1066                         struct hda_codec *codec;
1067                         err = snd_hda_codec_new(chip->bus, c, &codec);
1068                         if (err < 0)
1069                                 continue;
1070                         codecs++;
1071                         if (codec->afg)
1072                                 audio_codecs++;
1073                 }
1074         }
1075         if (!audio_codecs) {
1076                 /* probe additional slots if no codec is found */
1077                 for (; c < azx_max_codecs[chip->driver_type]; c++) {
1078                         if ((chip->codec_mask & (1 << c)) & codec_probe_mask) {
1079                                 err = snd_hda_codec_new(chip->bus, c, NULL);
1080                                 if (err < 0)
1081                                         continue;
1082                                 codecs++;
1083                         }
1084                 }
1085         }
1086         if (!codecs) {
1087                 snd_printk(KERN_ERR SFX "no codecs initialized\n");
1088                 return -ENXIO;
1089         }
1090
1091         return 0;
1092 }
1093
1094
1095 /*
1096  * PCM support
1097  */
1098
1099 /* assign a stream for the PCM */
1100 static inline struct azx_dev *azx_assign_device(struct azx *chip, int stream)
1101 {
1102         int dev, i, nums;
1103         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
1104                 dev = chip->playback_index_offset;
1105                 nums = chip->playback_streams;
1106         } else {
1107                 dev = chip->capture_index_offset;
1108                 nums = chip->capture_streams;
1109         }
1110         for (i = 0; i < nums; i++, dev++)
1111                 if (!chip->azx_dev[dev].opened) {
1112                         chip->azx_dev[dev].opened = 1;
1113                         return &chip->azx_dev[dev];
1114                 }
1115         return NULL;
1116 }
1117
1118 /* release the assigned stream */
1119 static inline void azx_release_device(struct azx_dev *azx_dev)
1120 {
1121         azx_dev->opened = 0;
1122 }
1123
1124 static struct snd_pcm_hardware azx_pcm_hw = {
1125         .info =                 (SNDRV_PCM_INFO_MMAP |
1126                                  SNDRV_PCM_INFO_INTERLEAVED |
1127                                  SNDRV_PCM_INFO_BLOCK_TRANSFER |
1128                                  SNDRV_PCM_INFO_MMAP_VALID |
1129                                  /* No full-resume yet implemented */
1130                                  /* SNDRV_PCM_INFO_RESUME |*/
1131                                  SNDRV_PCM_INFO_PAUSE),
1132         .formats =              SNDRV_PCM_FMTBIT_S16_LE,
1133         .rates =                SNDRV_PCM_RATE_48000,
1134         .rate_min =             48000,
1135         .rate_max =             48000,
1136         .channels_min =         2,
1137         .channels_max =         2,
1138         .buffer_bytes_max =     AZX_MAX_BUF_SIZE,
1139         .period_bytes_min =     128,
1140         .period_bytes_max =     AZX_MAX_BUF_SIZE / 2,
1141         .periods_min =          2,
1142         .periods_max =          AZX_MAX_FRAG,
1143         .fifo_size =            0,
1144 };
1145
1146 struct azx_pcm {
1147         struct azx *chip;
1148         struct hda_codec *codec;
1149         struct hda_pcm_stream *hinfo[2];
1150 };
1151
1152 static int azx_pcm_open(struct snd_pcm_substream *substream)
1153 {
1154         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1155         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1156         struct azx *chip = apcm->chip;
1157         struct azx_dev *azx_dev;
1158         struct snd_pcm_runtime *runtime = substream->runtime;
1159         unsigned long flags;
1160         int err;
1161
1162         mutex_lock(&chip->open_mutex);
1163         azx_dev = azx_assign_device(chip, substream->stream);
1164         if (azx_dev == NULL) {
1165                 mutex_unlock(&chip->open_mutex);
1166                 return -EBUSY;
1167         }
1168         runtime->hw = azx_pcm_hw;
1169         runtime->hw.channels_min = hinfo->channels_min;
1170         runtime->hw.channels_max = hinfo->channels_max;
1171         runtime->hw.formats = hinfo->formats;
1172         runtime->hw.rates = hinfo->rates;
1173         snd_pcm_limit_hw_rates(runtime);
1174         snd_pcm_hw_constraint_integer(runtime, SNDRV_PCM_HW_PARAM_PERIODS);
1175         snd_pcm_hw_constraint_step(runtime, 0, SNDRV_PCM_HW_PARAM_BUFFER_BYTES,
1176                                    128);
1177         snd_pcm_hw_constraint_step(runtime, 0, SNDRV_PCM_HW_PARAM_PERIOD_BYTES,
1178                                    128);
1179         snd_hda_power_up(apcm->codec);
1180         err = hinfo->ops.open(hinfo, apcm->codec, substream);
1181         if (err < 0) {
1182                 azx_release_device(azx_dev);
1183                 snd_hda_power_down(apcm->codec);
1184                 mutex_unlock(&chip->open_mutex);
1185                 return err;
1186         }
1187         spin_lock_irqsave(&chip->reg_lock, flags);
1188         azx_dev->substream = substream;
1189         azx_dev->running = 0;
1190         spin_unlock_irqrestore(&chip->reg_lock, flags);
1191
1192         runtime->private_data = azx_dev;
1193         mutex_unlock(&chip->open_mutex);
1194         return 0;
1195 }
1196
1197 static int azx_pcm_close(struct snd_pcm_substream *substream)
1198 {
1199         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1200         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1201         struct azx *chip = apcm->chip;
1202         struct azx_dev *azx_dev = get_azx_dev(substream);
1203         unsigned long flags;
1204
1205         mutex_lock(&chip->open_mutex);
1206         spin_lock_irqsave(&chip->reg_lock, flags);
1207         azx_dev->substream = NULL;
1208         azx_dev->running = 0;
1209         spin_unlock_irqrestore(&chip->reg_lock, flags);
1210         azx_release_device(azx_dev);
1211         hinfo->ops.close(hinfo, apcm->codec, substream);
1212         snd_hda_power_down(apcm->codec);
1213         mutex_unlock(&chip->open_mutex);
1214         return 0;
1215 }
1216
1217 static int azx_pcm_hw_params(struct snd_pcm_substream *substream,
1218                              struct snd_pcm_hw_params *hw_params)
1219 {
1220         return snd_pcm_lib_malloc_pages(substream,
1221                                         params_buffer_bytes(hw_params));
1222 }
1223
1224 static int azx_pcm_hw_free(struct snd_pcm_substream *substream)
1225 {
1226         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1227         struct azx_dev *azx_dev = get_azx_dev(substream);
1228         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1229
1230         /* reset BDL address */
1231         azx_sd_writel(azx_dev, SD_BDLPL, 0);
1232         azx_sd_writel(azx_dev, SD_BDLPU, 0);
1233         azx_sd_writel(azx_dev, SD_CTL, 0);
1234
1235         hinfo->ops.cleanup(hinfo, apcm->codec, substream);
1236
1237         return snd_pcm_lib_free_pages(substream);
1238 }
1239
1240 static int azx_pcm_prepare(struct snd_pcm_substream *substream)
1241 {
1242         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1243         struct azx *chip = apcm->chip;
1244         struct azx_dev *azx_dev = get_azx_dev(substream);
1245         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1246         struct snd_pcm_runtime *runtime = substream->runtime;
1247
1248         azx_dev->bufsize = snd_pcm_lib_buffer_bytes(substream);
1249         azx_dev->fragsize = snd_pcm_lib_period_bytes(substream);
1250         azx_dev->frags = azx_dev->bufsize / azx_dev->fragsize;
1251         azx_dev->format_val = snd_hda_calc_stream_format(runtime->rate,
1252                                                          runtime->channels,
1253                                                          runtime->format,
1254                                                          hinfo->maxbps);
1255         if (!azx_dev->format_val) {
1256                 snd_printk(KERN_ERR SFX
1257                            "invalid format_val, rate=%d, ch=%d, format=%d\n",
1258                            runtime->rate, runtime->channels, runtime->format);
1259                 return -EINVAL;
1260         }
1261
1262         snd_printdd("azx_pcm_prepare: bufsize=0x%x, fragsize=0x%x, "
1263                     "format=0x%x\n",
1264                     azx_dev->bufsize, azx_dev->fragsize, azx_dev->format_val);
1265         azx_setup_periods(azx_dev);
1266         azx_setup_controller(chip, azx_dev);
1267         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1268                 azx_dev->fifo_size = azx_sd_readw(azx_dev, SD_FIFOSIZE) + 1;
1269         else
1270                 azx_dev->fifo_size = 0;
1271
1272         return hinfo->ops.prepare(hinfo, apcm->codec, azx_dev->stream_tag,
1273                                   azx_dev->format_val, substream);
1274 }
1275
1276 static int azx_pcm_trigger(struct snd_pcm_substream *substream, int cmd)
1277 {
1278         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1279         struct azx_dev *azx_dev = get_azx_dev(substream);
1280         struct azx *chip = apcm->chip;
1281         int err = 0;
1282
1283         spin_lock(&chip->reg_lock);
1284         switch (cmd) {
1285         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1286         case SNDRV_PCM_TRIGGER_RESUME:
1287         case SNDRV_PCM_TRIGGER_START:
1288                 azx_stream_start(chip, azx_dev);
1289                 azx_dev->running = 1;
1290                 break;
1291         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1292         case SNDRV_PCM_TRIGGER_SUSPEND:
1293         case SNDRV_PCM_TRIGGER_STOP:
1294                 azx_stream_stop(chip, azx_dev);
1295                 azx_dev->running = 0;
1296                 break;
1297         default:
1298                 err = -EINVAL;
1299         }
1300         spin_unlock(&chip->reg_lock);
1301         if (cmd == SNDRV_PCM_TRIGGER_PAUSE_PUSH ||
1302             cmd == SNDRV_PCM_TRIGGER_SUSPEND ||
1303             cmd == SNDRV_PCM_TRIGGER_STOP) {
1304                 int timeout = 5000;
1305                 while ((azx_sd_readb(azx_dev, SD_CTL) & SD_CTL_DMA_START) &&
1306                        --timeout)
1307                         ;
1308         }
1309         return err;
1310 }
1311
1312 static snd_pcm_uframes_t azx_pcm_pointer(struct snd_pcm_substream *substream)
1313 {
1314         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1315         struct azx *chip = apcm->chip;
1316         struct azx_dev *azx_dev = get_azx_dev(substream);
1317         unsigned int pos;
1318
1319         if (chip->position_fix == POS_FIX_POSBUF ||
1320             chip->position_fix == POS_FIX_AUTO) {
1321                 /* use the position buffer */
1322                 pos = le32_to_cpu(*azx_dev->posbuf);
1323                 if (chip->position_fix == POS_FIX_AUTO &&
1324                     azx_dev->period_intr == 1 && !pos) {
1325                         printk(KERN_WARNING
1326                                "hda-intel: Invalid position buffer, "
1327                                "using LPIB read method instead.\n");
1328                         chip->position_fix = POS_FIX_NONE;
1329                         goto read_lpib;
1330                 }
1331         } else {
1332         read_lpib:
1333                 /* read LPIB */
1334                 pos = azx_sd_readl(azx_dev, SD_LPIB);
1335                 if (chip->position_fix == POS_FIX_FIFO)
1336                         pos += azx_dev->fifo_size;
1337         }
1338         if (pos >= azx_dev->bufsize)
1339                 pos = 0;
1340         return bytes_to_frames(substream->runtime, pos);
1341 }
1342
1343 static struct snd_pcm_ops azx_pcm_ops = {
1344         .open = azx_pcm_open,
1345         .close = azx_pcm_close,
1346         .ioctl = snd_pcm_lib_ioctl,
1347         .hw_params = azx_pcm_hw_params,
1348         .hw_free = azx_pcm_hw_free,
1349         .prepare = azx_pcm_prepare,
1350         .trigger = azx_pcm_trigger,
1351         .pointer = azx_pcm_pointer,
1352 };
1353
1354 static void azx_pcm_free(struct snd_pcm *pcm)
1355 {
1356         kfree(pcm->private_data);
1357 }
1358
1359 static int __devinit create_codec_pcm(struct azx *chip, struct hda_codec *codec,
1360                                       struct hda_pcm *cpcm, int pcm_dev)
1361 {
1362         int err;
1363         struct snd_pcm *pcm;
1364         struct azx_pcm *apcm;
1365
1366         /* if no substreams are defined for both playback and capture,
1367          * it's just a placeholder.  ignore it.
1368          */
1369         if (!cpcm->stream[0].substreams && !cpcm->stream[1].substreams)
1370                 return 0;
1371
1372         snd_assert(cpcm->name, return -EINVAL);
1373
1374         err = snd_pcm_new(chip->card, cpcm->name, pcm_dev,
1375                           cpcm->stream[0].substreams,
1376                           cpcm->stream[1].substreams,
1377                           &pcm);
1378         if (err < 0)
1379                 return err;
1380         strcpy(pcm->name, cpcm->name);
1381         apcm = kmalloc(sizeof(*apcm), GFP_KERNEL);
1382         if (apcm == NULL)
1383                 return -ENOMEM;
1384         apcm->chip = chip;
1385         apcm->codec = codec;
1386         apcm->hinfo[0] = &cpcm->stream[0];
1387         apcm->hinfo[1] = &cpcm->stream[1];
1388         pcm->private_data = apcm;
1389         pcm->private_free = azx_pcm_free;
1390         if (cpcm->stream[0].substreams)
1391                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_PLAYBACK, &azx_pcm_ops);
1392         if (cpcm->stream[1].substreams)
1393                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_CAPTURE, &azx_pcm_ops);
1394         snd_pcm_lib_preallocate_pages_for_all(pcm, SNDRV_DMA_TYPE_DEV,
1395                                               snd_dma_pci_data(chip->pci),
1396                                               1024 * 64, 1024 * 1024);
1397         chip->pcm[pcm_dev] = pcm;
1398         if (chip->pcm_devs < pcm_dev + 1)
1399                 chip->pcm_devs = pcm_dev + 1;
1400
1401         return 0;
1402 }
1403
1404 static int __devinit azx_pcm_create(struct azx *chip)
1405 {
1406         struct hda_codec *codec;
1407         int c, err;
1408         int pcm_dev;
1409
1410         err = snd_hda_build_pcms(chip->bus);
1411         if (err < 0)
1412                 return err;
1413
1414         /* create audio PCMs */
1415         pcm_dev = 0;
1416         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1417                 for (c = 0; c < codec->num_pcms; c++) {
1418                         if (codec->pcm_info[c].is_modem)
1419                                 continue; /* create later */
1420                         if (pcm_dev >= AZX_MAX_AUDIO_PCMS) {
1421                                 snd_printk(KERN_ERR SFX
1422                                            "Too many audio PCMs\n");
1423                                 return -EINVAL;
1424                         }
1425                         err = create_codec_pcm(chip, codec,
1426                                                &codec->pcm_info[c], pcm_dev);
1427                         if (err < 0)
1428                                 return err;
1429                         pcm_dev++;
1430                 }
1431         }
1432
1433         /* create modem PCMs */
1434         pcm_dev = AZX_MAX_AUDIO_PCMS;
1435         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1436                 for (c = 0; c < codec->num_pcms; c++) {
1437                         if (!codec->pcm_info[c].is_modem)
1438                                 continue; /* already created */
1439                         if (pcm_dev >= AZX_MAX_PCMS) {
1440                                 snd_printk(KERN_ERR SFX
1441                                            "Too many modem PCMs\n");
1442                                 return -EINVAL;
1443                         }
1444                         err = create_codec_pcm(chip, codec,
1445                                                &codec->pcm_info[c], pcm_dev);
1446                         if (err < 0)
1447                                 return err;
1448                         chip->pcm[pcm_dev]->dev_class = SNDRV_PCM_CLASS_MODEM;
1449                         pcm_dev++;
1450                 }
1451         }
1452         return 0;
1453 }
1454
1455 /*
1456  * mixer creation - all stuff is implemented in hda module
1457  */
1458 static int __devinit azx_mixer_create(struct azx *chip)
1459 {
1460         return snd_hda_build_controls(chip->bus);
1461 }
1462
1463
1464 /*
1465  * initialize SD streams
1466  */
1467 static int __devinit azx_init_stream(struct azx *chip)
1468 {
1469         int i;
1470
1471         /* initialize each stream (aka device)
1472          * assign the starting bdl address to each stream (device)
1473          * and initialize
1474          */
1475         for (i = 0; i < chip->num_streams; i++) {
1476                 unsigned int off = sizeof(u32) * (i * AZX_MAX_FRAG * 4);
1477                 struct azx_dev *azx_dev = &chip->azx_dev[i];
1478                 azx_dev->bdl = (u32 *)(chip->bdl.area + off);
1479                 azx_dev->bdl_addr = chip->bdl.addr + off;
1480                 azx_dev->posbuf = (u32 __iomem *)(chip->posbuf.area + i * 8);
1481                 /* offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
1482                 azx_dev->sd_addr = chip->remap_addr + (0x20 * i + 0x80);
1483                 /* int mask: SDI0=0x01, SDI1=0x02, ... SDO3=0x80 */
1484                 azx_dev->sd_int_sta_mask = 1 << i;
1485                 /* stream tag: must be non-zero and unique */
1486                 azx_dev->index = i;
1487                 azx_dev->stream_tag = i + 1;
1488         }
1489
1490         return 0;
1491 }
1492
1493 static int azx_acquire_irq(struct azx *chip, int do_disconnect)
1494 {
1495         if (request_irq(chip->pci->irq, azx_interrupt,
1496                         chip->msi ? 0 : IRQF_SHARED,
1497                         "HDA Intel", chip)) {
1498                 printk(KERN_ERR "hda-intel: unable to grab IRQ %d, "
1499                        "disabling device\n", chip->pci->irq);
1500                 if (do_disconnect)
1501                         snd_card_disconnect(chip->card);
1502                 return -1;
1503         }
1504         chip->irq = chip->pci->irq;
1505         pci_intx(chip->pci, !chip->msi);
1506         return 0;
1507 }
1508
1509
1510 static void azx_stop_chip(struct azx *chip)
1511 {
1512         if (!chip->initialized)
1513                 return;
1514
1515         /* disable interrupts */
1516         azx_int_disable(chip);
1517         azx_int_clear(chip);
1518
1519         /* disable CORB/RIRB */
1520         azx_free_cmd_io(chip);
1521
1522         /* disable position buffer */
1523         azx_writel(chip, DPLBASE, 0);
1524         azx_writel(chip, DPUBASE, 0);
1525
1526         chip->initialized = 0;
1527 }
1528
1529 #ifdef CONFIG_SND_HDA_POWER_SAVE
1530 /* power-up/down the controller */
1531 static void azx_power_notify(struct hda_codec *codec)
1532 {
1533         struct azx *chip = codec->bus->private_data;
1534         struct hda_codec *c;
1535         int power_on = 0;
1536
1537         list_for_each_entry(c, &codec->bus->codec_list, list) {
1538                 if (c->power_on) {
1539                         power_on = 1;
1540                         break;
1541                 }
1542         }
1543         if (power_on)
1544                 azx_init_chip(chip);
1545         else if (chip->running && power_save_controller)
1546                 azx_stop_chip(chip);
1547 }
1548 #endif /* CONFIG_SND_HDA_POWER_SAVE */
1549
1550 #ifdef CONFIG_PM
1551 /*
1552  * power management
1553  */
1554 static int azx_suspend(struct pci_dev *pci, pm_message_t state)
1555 {
1556         struct snd_card *card = pci_get_drvdata(pci);
1557         struct azx *chip = card->private_data;
1558         int i;
1559
1560         snd_power_change_state(card, SNDRV_CTL_POWER_D3hot);
1561         for (i = 0; i < chip->pcm_devs; i++)
1562                 snd_pcm_suspend_all(chip->pcm[i]);
1563         if (chip->initialized)
1564                 snd_hda_suspend(chip->bus, state);
1565         azx_stop_chip(chip);
1566         if (chip->irq >= 0) {
1567                 synchronize_irq(chip->irq);
1568                 free_irq(chip->irq, chip);
1569                 chip->irq = -1;
1570         }
1571         if (chip->msi)
1572                 pci_disable_msi(chip->pci);
1573         pci_disable_device(pci);
1574         pci_save_state(pci);
1575         pci_set_power_state(pci, pci_choose_state(pci, state));
1576         return 0;
1577 }
1578
1579 static int azx_resume(struct pci_dev *pci)
1580 {
1581         struct snd_card *card = pci_get_drvdata(pci);
1582         struct azx *chip = card->private_data;
1583
1584         pci_set_power_state(pci, PCI_D0);
1585         pci_restore_state(pci);
1586         if (pci_enable_device(pci) < 0) {
1587                 printk(KERN_ERR "hda-intel: pci_enable_device failed, "
1588                        "disabling device\n");
1589                 snd_card_disconnect(card);
1590                 return -EIO;
1591         }
1592         pci_set_master(pci);
1593         if (chip->msi)
1594                 if (pci_enable_msi(pci) < 0)
1595                         chip->msi = 0;
1596         if (azx_acquire_irq(chip, 1) < 0)
1597                 return -EIO;
1598         azx_init_pci(chip);
1599
1600         if (snd_hda_codecs_inuse(chip->bus))
1601                 azx_init_chip(chip);
1602
1603         snd_hda_resume(chip->bus);
1604         snd_power_change_state(card, SNDRV_CTL_POWER_D0);
1605         return 0;
1606 }
1607 #endif /* CONFIG_PM */
1608
1609
1610 /*
1611  * destructor
1612  */
1613 static int azx_free(struct azx *chip)
1614 {
1615         if (chip->initialized) {
1616                 int i;
1617                 for (i = 0; i < chip->num_streams; i++)
1618                         azx_stream_stop(chip, &chip->azx_dev[i]);
1619                 azx_stop_chip(chip);
1620         }
1621
1622         if (chip->irq >= 0) {
1623                 synchronize_irq(chip->irq);
1624                 free_irq(chip->irq, (void*)chip);
1625         }
1626         if (chip->msi)
1627                 pci_disable_msi(chip->pci);
1628         if (chip->remap_addr)
1629                 iounmap(chip->remap_addr);
1630
1631         if (chip->bdl.area)
1632                 snd_dma_free_pages(&chip->bdl);
1633         if (chip->rb.area)
1634                 snd_dma_free_pages(&chip->rb);
1635         if (chip->posbuf.area)
1636                 snd_dma_free_pages(&chip->posbuf);
1637         pci_release_regions(chip->pci);
1638         pci_disable_device(chip->pci);
1639         kfree(chip->azx_dev);
1640         kfree(chip);
1641
1642         return 0;
1643 }
1644
1645 static int azx_dev_free(struct snd_device *device)
1646 {
1647         return azx_free(device->device_data);
1648 }
1649
1650 /*
1651  * white/black-listing for position_fix
1652  */
1653 static struct snd_pci_quirk position_fix_list[] __devinitdata = {
1654         SND_PCI_QUIRK(0x1028, 0x01cc, "Dell D820", POS_FIX_NONE),
1655         SND_PCI_QUIRK(0x1028, 0x01de, "Dell Precision 390", POS_FIX_NONE),
1656         {}
1657 };
1658
1659 static int __devinit check_position_fix(struct azx *chip, int fix)
1660 {
1661         const struct snd_pci_quirk *q;
1662
1663         if (fix == POS_FIX_AUTO) {
1664                 q = snd_pci_quirk_lookup(chip->pci, position_fix_list);
1665                 if (q) {
1666                         printk(KERN_INFO
1667                                     "hda_intel: position_fix set to %d "
1668                                     "for device %04x:%04x\n",
1669                                     q->value, q->subvendor, q->subdevice);
1670                         return q->value;
1671                 }
1672         }
1673         return fix;
1674 }
1675
1676 /*
1677  * black-lists for probe_mask
1678  */
1679 static struct snd_pci_quirk probe_mask_list[] __devinitdata = {
1680         /* Thinkpad often breaks the controller communication when accessing
1681          * to the non-working (or non-existing) modem codec slot.
1682          */
1683         SND_PCI_QUIRK(0x1014, 0x05b7, "Thinkpad Z60", 0x01),
1684         SND_PCI_QUIRK(0x17aa, 0x2010, "Thinkpad X/T/R60", 0x01),
1685         SND_PCI_QUIRK(0x17aa, 0x20ac, "Thinkpad X/T/R61", 0x01),
1686         {}
1687 };
1688
1689 static void __devinit check_probe_mask(struct azx *chip, int dev)
1690 {
1691         const struct snd_pci_quirk *q;
1692
1693         if (probe_mask[dev] == -1) {
1694                 q = snd_pci_quirk_lookup(chip->pci, probe_mask_list);
1695                 if (q) {
1696                         printk(KERN_INFO
1697                                "hda_intel: probe_mask set to 0x%x "
1698                                "for device %04x:%04x\n",
1699                                q->value, q->subvendor, q->subdevice);
1700                         probe_mask[dev] = q->value;
1701                 }
1702         }
1703 }
1704
1705
1706 /*
1707  * constructor
1708  */
1709 static int __devinit azx_create(struct snd_card *card, struct pci_dev *pci,
1710                                 int dev, int driver_type,
1711                                 struct azx **rchip)
1712 {
1713         struct azx *chip;
1714         int err;
1715         unsigned short gcap;
1716         static struct snd_device_ops ops = {
1717                 .dev_free = azx_dev_free,
1718         };
1719
1720         *rchip = NULL;
1721
1722         err = pci_enable_device(pci);
1723         if (err < 0)
1724                 return err;
1725
1726         chip = kzalloc(sizeof(*chip), GFP_KERNEL);
1727         if (!chip) {
1728                 snd_printk(KERN_ERR SFX "cannot allocate chip\n");
1729                 pci_disable_device(pci);
1730                 return -ENOMEM;
1731         }
1732
1733         spin_lock_init(&chip->reg_lock);
1734         mutex_init(&chip->open_mutex);
1735         chip->card = card;
1736         chip->pci = pci;
1737         chip->irq = -1;
1738         chip->driver_type = driver_type;
1739         chip->msi = enable_msi;
1740
1741         chip->position_fix = check_position_fix(chip, position_fix[dev]);
1742         check_probe_mask(chip, dev);
1743
1744         chip->single_cmd = single_cmd;
1745
1746 #if BITS_PER_LONG != 64
1747         /* Fix up base address on ULI M5461 */
1748         if (chip->driver_type == AZX_DRIVER_ULI) {
1749                 u16 tmp3;
1750                 pci_read_config_word(pci, 0x40, &tmp3);
1751                 pci_write_config_word(pci, 0x40, tmp3 | 0x10);
1752                 pci_write_config_dword(pci, PCI_BASE_ADDRESS_1, 0);
1753         }
1754 #endif
1755
1756         err = pci_request_regions(pci, "ICH HD audio");
1757         if (err < 0) {
1758                 kfree(chip);
1759                 pci_disable_device(pci);
1760                 return err;
1761         }
1762
1763         chip->addr = pci_resource_start(pci, 0);
1764         chip->remap_addr = ioremap_nocache(chip->addr, pci_resource_len(pci,0));
1765         if (chip->remap_addr == NULL) {
1766                 snd_printk(KERN_ERR SFX "ioremap error\n");
1767                 err = -ENXIO;
1768                 goto errout;
1769         }
1770
1771         if (chip->msi)
1772                 if (pci_enable_msi(pci) < 0)
1773                         chip->msi = 0;
1774
1775         if (azx_acquire_irq(chip, 0) < 0) {
1776                 err = -EBUSY;
1777                 goto errout;
1778         }
1779
1780         pci_set_master(pci);
1781         synchronize_irq(chip->irq);
1782
1783         gcap = azx_readw(chip, GCAP);
1784         snd_printdd("chipset global capabilities = 0x%x\n", gcap);
1785
1786         if (gcap) {
1787                 /* read number of streams from GCAP register instead of using
1788                  * hardcoded value
1789                  */
1790                 chip->playback_streams = (gcap & (0xF << 12)) >> 12;
1791                 chip->capture_streams = (gcap & (0xF << 8)) >> 8;
1792                 chip->playback_index_offset = (gcap & (0xF << 12)) >> 12;
1793                 chip->capture_index_offset = 0;
1794         } else {
1795                 /* gcap didn't give any info, switching to old method */
1796
1797                 switch (chip->driver_type) {
1798                 case AZX_DRIVER_ULI:
1799                         chip->playback_streams = ULI_NUM_PLAYBACK;
1800                         chip->capture_streams = ULI_NUM_CAPTURE;
1801                         chip->playback_index_offset = ULI_PLAYBACK_INDEX;
1802                         chip->capture_index_offset = ULI_CAPTURE_INDEX;
1803                         break;
1804                 case AZX_DRIVER_ATIHDMI:
1805                         chip->playback_streams = ATIHDMI_NUM_PLAYBACK;
1806                         chip->capture_streams = ATIHDMI_NUM_CAPTURE;
1807                         chip->playback_index_offset = ATIHDMI_PLAYBACK_INDEX;
1808                         chip->capture_index_offset = ATIHDMI_CAPTURE_INDEX;
1809                         break;
1810                 default:
1811                         chip->playback_streams = ICH6_NUM_PLAYBACK;
1812                         chip->capture_streams = ICH6_NUM_CAPTURE;
1813                         chip->playback_index_offset = ICH6_PLAYBACK_INDEX;
1814                         chip->capture_index_offset = ICH6_CAPTURE_INDEX;
1815                         break;
1816                 }
1817         }
1818         chip->num_streams = chip->playback_streams + chip->capture_streams;
1819         chip->azx_dev = kcalloc(chip->num_streams, sizeof(*chip->azx_dev),
1820                                 GFP_KERNEL);
1821         if (!chip->azx_dev) {
1822                 snd_printk(KERN_ERR "cannot malloc azx_dev\n");
1823                 goto errout;
1824         }
1825
1826         /* allocate memory for the BDL for each stream */
1827         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
1828                                   snd_dma_pci_data(chip->pci),
1829                                   BDL_SIZE, &chip->bdl);
1830         if (err < 0) {
1831                 snd_printk(KERN_ERR SFX "cannot allocate BDL\n");
1832                 goto errout;
1833         }
1834         /* allocate memory for the position buffer */
1835         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
1836                                   snd_dma_pci_data(chip->pci),
1837                                   chip->num_streams * 8, &chip->posbuf);
1838         if (err < 0) {
1839                 snd_printk(KERN_ERR SFX "cannot allocate posbuf\n");
1840                 goto errout;
1841         }
1842         /* allocate CORB/RIRB */
1843         if (!chip->single_cmd) {
1844                 err = azx_alloc_cmd_io(chip);
1845                 if (err < 0)
1846                         goto errout;
1847         }
1848
1849         /* initialize streams */
1850         azx_init_stream(chip);
1851
1852         /* initialize chip */
1853         azx_init_pci(chip);
1854         azx_init_chip(chip);
1855
1856         /* codec detection */
1857         if (!chip->codec_mask) {
1858                 snd_printk(KERN_ERR SFX "no codecs found!\n");
1859                 err = -ENODEV;
1860                 goto errout;
1861         }
1862
1863         err = snd_device_new(card, SNDRV_DEV_LOWLEVEL, chip, &ops);
1864         if (err <0) {
1865                 snd_printk(KERN_ERR SFX "Error creating device [card]!\n");
1866                 goto errout;
1867         }
1868
1869         strcpy(card->driver, "HDA-Intel");
1870         strcpy(card->shortname, driver_short_names[chip->driver_type]);
1871         sprintf(card->longname, "%s at 0x%lx irq %i",
1872                 card->shortname, chip->addr, chip->irq);
1873
1874         *rchip = chip;
1875         return 0;
1876
1877  errout:
1878         azx_free(chip);
1879         return err;
1880 }
1881
1882 static void power_down_all_codecs(struct azx *chip)
1883 {
1884 #ifdef CONFIG_SND_HDA_POWER_SAVE
1885         /* The codecs were powered up in snd_hda_codec_new().
1886          * Now all initialization done, so turn them down if possible
1887          */
1888         struct hda_codec *codec;
1889         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1890                 snd_hda_power_down(codec);
1891         }
1892 #endif
1893 }
1894
1895 static int __devinit azx_probe(struct pci_dev *pci,
1896                                const struct pci_device_id *pci_id)
1897 {
1898         static int dev;
1899         struct snd_card *card;
1900         struct azx *chip;
1901         int err;
1902
1903         if (dev >= SNDRV_CARDS)
1904                 return -ENODEV;
1905         if (!enable[dev]) {
1906                 dev++;
1907                 return -ENOENT;
1908         }
1909
1910         card = snd_card_new(index[dev], id[dev], THIS_MODULE, 0);
1911         if (!card) {
1912                 snd_printk(KERN_ERR SFX "Error creating card!\n");
1913                 return -ENOMEM;
1914         }
1915
1916         err = azx_create(card, pci, dev, pci_id->driver_data, &chip);
1917         if (err < 0) {
1918                 snd_card_free(card);
1919                 return err;
1920         }
1921         card->private_data = chip;
1922
1923         /* create codec instances */
1924         err = azx_codec_create(chip, model[dev], probe_mask[dev]);
1925         if (err < 0) {
1926                 snd_card_free(card);
1927                 return err;
1928         }
1929
1930         /* create PCM streams */
1931         err = azx_pcm_create(chip);
1932         if (err < 0) {
1933                 snd_card_free(card);
1934                 return err;
1935         }
1936
1937         /* create mixer controls */
1938         err = azx_mixer_create(chip);
1939         if (err < 0) {
1940                 snd_card_free(card);
1941                 return err;
1942         }
1943
1944         snd_card_set_dev(card, &pci->dev);
1945
1946         err = snd_card_register(card);
1947         if (err < 0) {
1948                 snd_card_free(card);
1949                 return err;
1950         }
1951
1952         pci_set_drvdata(pci, card);
1953         chip->running = 1;
1954         power_down_all_codecs(chip);
1955
1956         dev++;
1957         return err;
1958 }
1959
1960 static void __devexit azx_remove(struct pci_dev *pci)
1961 {
1962         snd_card_free(pci_get_drvdata(pci));
1963         pci_set_drvdata(pci, NULL);
1964 }
1965
1966 /* PCI IDs */
1967 static struct pci_device_id azx_ids[] = {
1968         { 0x8086, 0x2668, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH6 */
1969         { 0x8086, 0x27d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH7 */
1970         { 0x8086, 0x269a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ESB2 */
1971         { 0x8086, 0x284b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH8 */
1972         { 0x8086, 0x293e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH9 */
1973         { 0x8086, 0x293f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH9 */
1974         { 0x1002, 0x437b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB450 */
1975         { 0x1002, 0x4383, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB600 */
1976         { 0x1002, 0x793b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS600 HDMI */
1977         { 0x1002, 0x7919, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS690 HDMI */
1978         { 0x1002, 0x960f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS780 HDMI */
1979         { 0x1002, 0xaa00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI R600 HDMI */
1980         { 0x1002, 0xaa08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV630 HDMI */
1981         { 0x1002, 0xaa10, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV610 HDMI */
1982         { 0x1002, 0xaa18, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV670 HDMI */
1983         { 0x1002, 0xaa20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV635 HDMI */
1984         { 0x1002, 0xaa28, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV620 HDMI */
1985         { 0x1002, 0xaa30, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV770 HDMI */
1986         { 0x1106, 0x3288, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_VIA }, /* VIA VT8251/VT8237A */
1987         { 0x1039, 0x7502, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_SIS }, /* SIS966 */
1988         { 0x10b9, 0x5461, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ULI }, /* ULI M5461 */
1989         { 0x10de, 0x026c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP51 */
1990         { 0x10de, 0x0371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP55 */
1991         { 0x10de, 0x03e4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP61 */
1992         { 0x10de, 0x03f0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP61 */
1993         { 0x10de, 0x044a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP65 */
1994         { 0x10de, 0x044b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP65 */
1995         { 0x10de, 0x055c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP67 */
1996         { 0x10de, 0x055d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP67 */
1997         { 0x10de, 0x07fc, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP73 */
1998         { 0x10de, 0x07fd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP73 */
1999         { 0x10de, 0x0774, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
2000         { 0x10de, 0x0775, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
2001         { 0x10de, 0x0776, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
2002         { 0x10de, 0x0777, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
2003         { 0x10de, 0x0ac0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
2004         { 0x10de, 0x0ac1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
2005         { 0x10de, 0x0ac2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
2006         { 0x10de, 0x0ac3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
2007         { 0, }
2008 };
2009 MODULE_DEVICE_TABLE(pci, azx_ids);
2010
2011 /* pci_driver definition */
2012 static struct pci_driver driver = {
2013         .name = "HDA Intel",
2014         .id_table = azx_ids,
2015         .probe = azx_probe,
2016         .remove = __devexit_p(azx_remove),
2017 #ifdef CONFIG_PM
2018         .suspend = azx_suspend,
2019         .resume = azx_resume,
2020 #endif
2021 };
2022
2023 static int __init alsa_card_azx_init(void)
2024 {
2025         return pci_register_driver(&driver);
2026 }
2027
2028 static void __exit alsa_card_azx_exit(void)
2029 {
2030         pci_unregister_driver(&driver);
2031 }
2032
2033 module_init(alsa_card_azx_init)
2034 module_exit(alsa_card_azx_exit)