drivers/ata/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/dma-mapping.h>
  43 #include <linux/device.h>
  44 #include <scsi/scsi_host.h>
  45 #include <scsi/scsi_cmnd.h>
  46 #include <linux/libata.h>
  47
  48 #define DRV_NAME        "ahci"
  49 #define DRV_VERSION     "2.3"
  50
  51
  52 enum {
  53         AHCI_PCI_BAR            = 5,
  54         AHCI_MAX_PORTS          = 32,
  55         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  56         AHCI_DMA_BOUNDARY       = 0xffffffff,
  57         AHCI_USE_CLUSTERING     = 1,
  58         AHCI_MAX_CMDS           = 32,
  59         AHCI_CMD_SZ             = 32,
  60         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
  61         AHCI_RX_FIS_SZ          = 256,
  62         AHCI_CMD_TBL_CDB        = 0x40,
  63         AHCI_CMD_TBL_HDR_SZ     = 0x80,
  64         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
  65         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
  66         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
  67                                   AHCI_RX_FIS_SZ,
  68         AHCI_IRQ_ON_SG          = (1 << 31),
  69         AHCI_CMD_ATAPI          = (1 << 5),
  70         AHCI_CMD_WRITE          = (1 << 6),
  71         AHCI_CMD_PREFETCH       = (1 << 7),
  72         AHCI_CMD_RESET          = (1 << 8),
  73         AHCI_CMD_CLR_BUSY       = (1 << 10),
  74
  75         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  76         RX_FIS_SDB              = 0x58, /* offset of SDB FIS data */
  77         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
  78
  79         board_ahci              = 0,
  80         board_ahci_pi           = 1,
  81         board_ahci_vt8251       = 2,
  82         board_ahci_ign_iferr    = 3,
  83         board_ahci_sb600        = 4,
  84         board_ahci_mv           = 5,
  85
  86         /* global controller registers */
  87         HOST_CAP                = 0x00, /* host capabilities */
  88         HOST_CTL                = 0x04, /* global host control */
  89         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  90         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  91         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  92
  93         /* HOST_CTL bits */
  94         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  95         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  96         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  97
  98         /* HOST_CAP bits */
  99         HOST_CAP_SSC            = (1 << 14), /* Slumber capable */
 100         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
 101         HOST_CAP_SSS            = (1 << 27), /* Staggered Spin-up */
 102         HOST_CAP_SNTF           = (1 << 29), /* SNotification register */
 103         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
 104         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
 105
 106         /* registers for each SATA port */
 107         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
 108         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
 109         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
 110         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
 111         PORT_IRQ_STAT           = 0x10, /* interrupt status */
 112         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
 113         PORT_CMD                = 0x18, /* port command */
 114         PORT_TFDATA             = 0x20, /* taskfile data */
 115         PORT_SIG                = 0x24, /* device TF signature */
 116         PORT_CMD_ISSUE          = 0x38, /* command issue */
 117         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 118         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 119         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 120         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 121         PORT_SCR_NTF            = 0x3c, /* SATA phy register: SNotification */
 122
 123         /* PORT_IRQ_{STAT,MASK} bits */
 124         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 125         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 126         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 127         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 128         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 129         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 130         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 131         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 132
 133         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 134         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 135         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 136         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 137         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 138         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 139         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 140         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 141         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 142
 143         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
 144                                   PORT_IRQ_IF_ERR |
 145                                   PORT_IRQ_CONNECT |
 146                                   PORT_IRQ_PHYRDY |
 147                                   PORT_IRQ_UNK_FIS,
 148         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
 149                                   PORT_IRQ_TF_ERR |
 150                                   PORT_IRQ_HBUS_DATA_ERR,
 151         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
 152                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
 153                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
 154
 155         /* PORT_CMD bits */
 156         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 157         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 158         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 159         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 160         PORT_CMD_CLO            = (1 << 3), /* Command list override */
 161         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 162         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 163         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 164
 165         PORT_CMD_ICC_MASK       = (0xf << 28), /* i/f ICC state mask */
 166         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 167         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 168         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 169
 170         /* ap->flags bits */
 171         AHCI_FLAG_NO_NCQ                = (1 << 24),
 172         AHCI_FLAG_IGN_IRQ_IF_ERR        = (1 << 25), /* ignore IRQ_IF_ERR */
 173         AHCI_FLAG_HONOR_PI              = (1 << 26), /* honor PORTS_IMPL */
 174         AHCI_FLAG_IGN_SERR_INTERNAL     = (1 << 27), /* ignore SERR_INTERNAL */
 175         AHCI_FLAG_32BIT_ONLY            = (1 << 28), /* force 32bit */
 176         AHCI_FLAG_MV_PATA               = (1 << 29), /* PATA port */
 177         AHCI_FLAG_NO_MSI                = (1 << 30), /* no PCI MSI */
 178
 179         AHCI_FLAG_COMMON                = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 180                                           ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 181                                           ATA_FLAG_SKIP_D2H_BSY |
 182                                           ATA_FLAG_ACPI_SATA,
 183 };
 184
 185 struct ahci_cmd_hdr {
 186         u32                     opts;
 187         u32                     status;
 188         u32                     tbl_addr;
 189         u32                     tbl_addr_hi;
 190         u32                     reserved[4];
 191 };
 192
 193 struct ahci_sg {
 194         u32                     addr;
 195         u32                     addr_hi;
 196         u32                     reserved;
 197         u32                     flags_size;
 198 };
 199
 200 struct ahci_host_priv {
 201         u32                     cap;            /* cap to use */
 202         u32                     port_map;       /* port map to use */
 203         u32                     saved_cap;      /* saved initial cap */
 204         u32                     saved_port_map; /* saved initial port_map */
 205 };
 206
 207 struct ahci_port_priv {
 208         struct ahci_cmd_hdr     *cmd_slot;
 209         dma_addr_t              cmd_slot_dma;
 210         void                    *cmd_tbl;
 211         dma_addr_t              cmd_tbl_dma;
 212         void                    *rx_fis;
 213         dma_addr_t              rx_fis_dma;
 214         /* for NCQ spurious interrupt analysis */
 215         unsigned int            ncq_saw_d2h:1;
 216         unsigned int            ncq_saw_dmas:1;
 217         unsigned int            ncq_saw_sdb:1;
 218 };
 219
 220 static int ahci_scr_read(struct ata_port *ap, unsigned int sc_reg, u32 *val);
 221 static int ahci_scr_write(struct ata_port *ap, unsigned int sc_reg, u32 val);
 222 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 223 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 224 static void ahci_irq_clear(struct ata_port *ap);
 225 static int ahci_port_start(struct ata_port *ap);
 226 static void ahci_port_stop(struct ata_port *ap);
 227 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 228 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 229 static u8 ahci_check_status(struct ata_port *ap);
 230 static void ahci_freeze(struct ata_port *ap);
 231 static void ahci_thaw(struct ata_port *ap);
 232 static void ahci_error_handler(struct ata_port *ap);
 233 static void ahci_vt8251_error_handler(struct ata_port *ap);
 234 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
 235 static int ahci_port_resume(struct ata_port *ap);
 236 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl);
 237 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
 238                                u32 opts);
 239 #ifdef CONFIG_PM
 240 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg);
 241 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 242 static int ahci_pci_device_resume(struct pci_dev *pdev);
 243 #endif
 244
 245 static struct scsi_host_template ahci_sht = {
 246         .module                 = THIS_MODULE,
 247         .name                   = DRV_NAME,
 248         .ioctl                  = ata_scsi_ioctl,
 249         .queuecommand           = ata_scsi_queuecmd,
 250         .change_queue_depth     = ata_scsi_change_queue_depth,
 251         .can_queue              = AHCI_MAX_CMDS - 1,
 252         .this_id                = ATA_SHT_THIS_ID,
 253         .sg_tablesize           = AHCI_MAX_SG,
 254         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 255         .emulated               = ATA_SHT_EMULATED,
 256         .use_clustering         = AHCI_USE_CLUSTERING,
 257         .proc_name              = DRV_NAME,
 258         .dma_boundary           = AHCI_DMA_BOUNDARY,
 259         .slave_configure        = ata_scsi_slave_config,
 260         .slave_destroy          = ata_scsi_slave_destroy,
 261         .bios_param             = ata_std_bios_param,
 262 };
 263
 264 static const struct ata_port_operations ahci_ops = {
 265         .port_disable           = ata_port_disable,
 266
 267         .check_status           = ahci_check_status,
 268         .check_altstatus        = ahci_check_status,
 269         .dev_select             = ata_noop_dev_select,
 270
 271         .tf_read                = ahci_tf_read,
 272
 273         .qc_prep                = ahci_qc_prep,
 274         .qc_issue               = ahci_qc_issue,
 275
 276         .irq_clear              = ahci_irq_clear,
 277         .irq_on                 = ata_dummy_irq_on,
 278         .irq_ack                = ata_dummy_irq_ack,
 279
 280         .scr_read               = ahci_scr_read,
 281         .scr_write              = ahci_scr_write,
 282
 283         .freeze                 = ahci_freeze,
 284         .thaw                   = ahci_thaw,
 285
 286         .error_handler          = ahci_error_handler,
 287         .post_internal_cmd      = ahci_post_internal_cmd,
 288
 289 #ifdef CONFIG_PM
 290         .port_suspend           = ahci_port_suspend,
 291         .port_resume            = ahci_port_resume,
 292 #endif
 293
 294         .port_start             = ahci_port_start,
 295         .port_stop              = ahci_port_stop,
 296 };
 297
 298 static const struct ata_port_operations ahci_vt8251_ops = {
 299         .port_disable           = ata_port_disable,
 300
 301         .check_status           = ahci_check_status,
 302         .check_altstatus        = ahci_check_status,
 303         .dev_select             = ata_noop_dev_select,
 304
 305         .tf_read                = ahci_tf_read,
 306
 307         .qc_prep                = ahci_qc_prep,
 308         .qc_issue               = ahci_qc_issue,
 309
 310         .irq_clear              = ahci_irq_clear,
 311         .irq_on                 = ata_dummy_irq_on,
 312         .irq_ack                = ata_dummy_irq_ack,
 313
 314         .scr_read               = ahci_scr_read,
 315         .scr_write              = ahci_scr_write,
 316
 317         .freeze                 = ahci_freeze,
 318         .thaw                   = ahci_thaw,
 319
 320         .error_handler          = ahci_vt8251_error_handler,
 321         .post_internal_cmd      = ahci_post_internal_cmd,
 322
 323 #ifdef CONFIG_PM
 324         .port_suspend           = ahci_port_suspend,
 325         .port_resume            = ahci_port_resume,
 326 #endif
 327
 328         .port_start             = ahci_port_start,
 329         .port_stop              = ahci_port_stop,
 330 };
 331
 332 static const struct ata_port_info ahci_port_info[] = {
 333         /* board_ahci */
 334         {
 335                 .flags          = AHCI_FLAG_COMMON,
 336                 .pio_mask       = 0x1f, /* pio0-4 */
 337                 .udma_mask      = ATA_UDMA6,
 338                 .port_ops       = &ahci_ops,
 339         },
 340         /* board_ahci_pi */
 341         {
 342                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_HONOR_PI,
 343                 .pio_mask       = 0x1f, /* pio0-4 */
 344                 .udma_mask      = ATA_UDMA6,
 345                 .port_ops       = &ahci_ops,
 346         },
 347         /* board_ahci_vt8251 */
 348         {
 349                 .flags          = AHCI_FLAG_COMMON | ATA_FLAG_HRST_TO_RESUME |
 350                                   AHCI_FLAG_NO_NCQ,
 351                 .pio_mask       = 0x1f, /* pio0-4 */
 352                 .udma_mask      = ATA_UDMA6,
 353                 .port_ops       = &ahci_vt8251_ops,
 354         },
 355         /* board_ahci_ign_iferr */
 356         {
 357                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_IGN_IRQ_IF_ERR,
 358                 .pio_mask       = 0x1f, /* pio0-4 */
 359                 .udma_mask      = ATA_UDMA6,
 360                 .port_ops       = &ahci_ops,
 361         },
 362         /* board_ahci_sb600 */
 363         {
 364                 .flags          = AHCI_FLAG_COMMON |
 365                                   AHCI_FLAG_IGN_SERR_INTERNAL |
 366                                   AHCI_FLAG_32BIT_ONLY,
 367                 .pio_mask       = 0x1f, /* pio0-4 */
 368                 .udma_mask      = ATA_UDMA6,
 369                 .port_ops       = &ahci_ops,
 370         },
 371         /* board_ahci_mv */
 372         {
 373                 .sht            = &ahci_sht,
 374                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 375                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 376                                   ATA_FLAG_SKIP_D2H_BSY | AHCI_FLAG_HONOR_PI |
 377                                   AHCI_FLAG_NO_NCQ | AHCI_FLAG_NO_MSI |
 378                                   AHCI_FLAG_MV_PATA,
 379                 .pio_mask       = 0x1f, /* pio0-4 */
 380                 .udma_mask      = ATA_UDMA6,
 381                 .port_ops       = &ahci_ops,
 382         },
 383 };
 384
 385 static const struct pci_device_id ahci_pci_tbl[] = {
 386         /* Intel */
 387         { PCI_VDEVICE(INTEL, 0x2652), board_ahci }, /* ICH6 */
 388         { PCI_VDEVICE(INTEL, 0x2653), board_ahci }, /* ICH6M */
 389         { PCI_VDEVICE(INTEL, 0x27c1), board_ahci }, /* ICH7 */
 390         { PCI_VDEVICE(INTEL, 0x27c5), board_ahci }, /* ICH7M */
 391         { PCI_VDEVICE(INTEL, 0x27c3), board_ahci }, /* ICH7R */
 392         { PCI_VDEVICE(AL, 0x5288), board_ahci_ign_iferr }, /* ULi M5288 */
 393         { PCI_VDEVICE(INTEL, 0x2681), board_ahci }, /* ESB2 */
 394         { PCI_VDEVICE(INTEL, 0x2682), board_ahci }, /* ESB2 */
 395         { PCI_VDEVICE(INTEL, 0x2683), board_ahci }, /* ESB2 */
 396         { PCI_VDEVICE(INTEL, 0x27c6), board_ahci }, /* ICH7-M DH */
 397         { PCI_VDEVICE(INTEL, 0x2821), board_ahci_pi }, /* ICH8 */
 398         { PCI_VDEVICE(INTEL, 0x2822), board_ahci_pi }, /* ICH8 */
 399         { PCI_VDEVICE(INTEL, 0x2824), board_ahci_pi }, /* ICH8 */
 400         { PCI_VDEVICE(INTEL, 0x2829), board_ahci_pi }, /* ICH8M */
 401         { PCI_VDEVICE(INTEL, 0x282a), board_ahci_pi }, /* ICH8M */
 402         { PCI_VDEVICE(INTEL, 0x2922), board_ahci_pi }, /* ICH9 */
 403         { PCI_VDEVICE(INTEL, 0x2923), board_ahci_pi }, /* ICH9 */
 404         { PCI_VDEVICE(INTEL, 0x2924), board_ahci_pi }, /* ICH9 */
 405         { PCI_VDEVICE(INTEL, 0x2925), board_ahci_pi }, /* ICH9 */
 406         { PCI_VDEVICE(INTEL, 0x2927), board_ahci_pi }, /* ICH9 */
 407         { PCI_VDEVICE(INTEL, 0x2929), board_ahci_pi }, /* ICH9M */
 408         { PCI_VDEVICE(INTEL, 0x292a), board_ahci_pi }, /* ICH9M */
 409         { PCI_VDEVICE(INTEL, 0x292b), board_ahci_pi }, /* ICH9M */
 410         { PCI_VDEVICE(INTEL, 0x292c), board_ahci_pi }, /* ICH9M */
 411         { PCI_VDEVICE(INTEL, 0x292f), board_ahci_pi }, /* ICH9M */
 412         { PCI_VDEVICE(INTEL, 0x294d), board_ahci_pi }, /* ICH9 */
 413         { PCI_VDEVICE(INTEL, 0x294e), board_ahci_pi }, /* ICH9M */
 414
 415         /* JMicron 360/1/3/5/6, match class to avoid IDE function */
 416         { PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 417           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci_ign_iferr },
 418
 419         /* ATI */
 420         { PCI_VDEVICE(ATI, 0x4380), board_ahci_sb600 }, /* ATI SB600 */
 421         { PCI_VDEVICE(ATI, 0x4390), board_ahci_sb600 }, /* ATI SB700 */
 422
 423         /* VIA */
 424         { PCI_VDEVICE(VIA, 0x3349), board_ahci_vt8251 }, /* VIA VT8251 */
 425         { PCI_VDEVICE(VIA, 0x6287), board_ahci_vt8251 }, /* VIA VT8251 */
 426
 427         /* NVIDIA */
 428         { PCI_VDEVICE(NVIDIA, 0x044c), board_ahci },            /* MCP65 */
 429         { PCI_VDEVICE(NVIDIA, 0x044d), board_ahci },            /* MCP65 */
 430         { PCI_VDEVICE(NVIDIA, 0x044e), board_ahci },            /* MCP65 */
 431         { PCI_VDEVICE(NVIDIA, 0x044f), board_ahci },            /* MCP65 */
 432         { PCI_VDEVICE(NVIDIA, 0x045c), board_ahci },            /* MCP65 */
 433         { PCI_VDEVICE(NVIDIA, 0x045d), board_ahci },            /* MCP65 */
 434         { PCI_VDEVICE(NVIDIA, 0x045e), board_ahci },            /* MCP65 */
 435         { PCI_VDEVICE(NVIDIA, 0x045f), board_ahci },            /* MCP65 */
 436         { PCI_VDEVICE(NVIDIA, 0x0550), board_ahci },            /* MCP67 */
 437         { PCI_VDEVICE(NVIDIA, 0x0551), board_ahci },            /* MCP67 */
 438         { PCI_VDEVICE(NVIDIA, 0x0552), board_ahci },            /* MCP67 */
 439         { PCI_VDEVICE(NVIDIA, 0x0553), board_ahci },            /* MCP67 */
 440         { PCI_VDEVICE(NVIDIA, 0x0554), board_ahci },            /* MCP67 */
 441         { PCI_VDEVICE(NVIDIA, 0x0555), board_ahci },            /* MCP67 */
 442         { PCI_VDEVICE(NVIDIA, 0x0556), board_ahci },            /* MCP67 */
 443         { PCI_VDEVICE(NVIDIA, 0x0557), board_ahci },            /* MCP67 */
 444         { PCI_VDEVICE(NVIDIA, 0x0558), board_ahci },            /* MCP67 */
 445         { PCI_VDEVICE(NVIDIA, 0x0559), board_ahci },            /* MCP67 */
 446         { PCI_VDEVICE(NVIDIA, 0x055a), board_ahci },            /* MCP67 */
 447         { PCI_VDEVICE(NVIDIA, 0x055b), board_ahci },            /* MCP67 */
 448         { PCI_VDEVICE(NVIDIA, 0x07f0), board_ahci },            /* MCP73 */
 449         { PCI_VDEVICE(NVIDIA, 0x07f1), board_ahci },            /* MCP73 */
 450         { PCI_VDEVICE(NVIDIA, 0x07f2), board_ahci },            /* MCP73 */
 451         { PCI_VDEVICE(NVIDIA, 0x07f3), board_ahci },            /* MCP73 */
 452         { PCI_VDEVICE(NVIDIA, 0x07f4), board_ahci },            /* MCP73 */
 453         { PCI_VDEVICE(NVIDIA, 0x07f5), board_ahci },            /* MCP73 */
 454         { PCI_VDEVICE(NVIDIA, 0x07f6), board_ahci },            /* MCP73 */
 455         { PCI_VDEVICE(NVIDIA, 0x07f7), board_ahci },            /* MCP73 */
 456         { PCI_VDEVICE(NVIDIA, 0x07f8), board_ahci },            /* MCP73 */
 457         { PCI_VDEVICE(NVIDIA, 0x07f9), board_ahci },            /* MCP73 */
 458         { PCI_VDEVICE(NVIDIA, 0x07fa), board_ahci },            /* MCP73 */
 459         { PCI_VDEVICE(NVIDIA, 0x07fb), board_ahci },            /* MCP73 */
 460         { PCI_VDEVICE(NVIDIA, 0x0ad0), board_ahci },            /* MCP77 */
 461         { PCI_VDEVICE(NVIDIA, 0x0ad1), board_ahci },            /* MCP77 */
 462         { PCI_VDEVICE(NVIDIA, 0x0ad2), board_ahci },            /* MCP77 */
 463         { PCI_VDEVICE(NVIDIA, 0x0ad3), board_ahci },            /* MCP77 */
 464         { PCI_VDEVICE(NVIDIA, 0x0ad4), board_ahci },            /* MCP77 */
 465         { PCI_VDEVICE(NVIDIA, 0x0ad5), board_ahci },            /* MCP77 */
 466         { PCI_VDEVICE(NVIDIA, 0x0ad6), board_ahci },            /* MCP77 */
 467         { PCI_VDEVICE(NVIDIA, 0x0ad7), board_ahci },            /* MCP77 */
 468         { PCI_VDEVICE(NVIDIA, 0x0ad8), board_ahci },            /* MCP77 */
 469         { PCI_VDEVICE(NVIDIA, 0x0ad9), board_ahci },            /* MCP77 */
 470         { PCI_VDEVICE(NVIDIA, 0x0ada), board_ahci },            /* MCP77 */
 471         { PCI_VDEVICE(NVIDIA, 0x0adb), board_ahci },            /* MCP77 */
 472
 473         /* SiS */
 474         { PCI_VDEVICE(SI, 0x1184), board_ahci }, /* SiS 966 */
 475         { PCI_VDEVICE(SI, 0x1185), board_ahci }, /* SiS 966 */
 476         { PCI_VDEVICE(SI, 0x0186), board_ahci }, /* SiS 968 */
 477
 478         /* Marvell */
 479         { PCI_VDEVICE(MARVELL, 0x6145), board_ahci_mv },        /* 6145 */
 480
 481         /* Generic, PCI class code for AHCI */
 482         { PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 483           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci },
 484
 485         { }     /* terminate list */
 486 };
 487
 488
 489 static struct pci_driver ahci_pci_driver = {
 490         .name                   = DRV_NAME,
 491         .id_table               = ahci_pci_tbl,
 492         .probe                  = ahci_init_one,
 493         .remove                 = ata_pci_remove_one,
 494 #ifdef CONFIG_PM
 495         .suspend                = ahci_pci_device_suspend,
 496         .resume                 = ahci_pci_device_resume,
 497 #endif
 498 };
 499
 500
 501 static inline int ahci_nr_ports(u32 cap)
 502 {
 503         return (cap & 0x1f) + 1;
 504 }
 505
 506 static inline void __iomem *__ahci_port_base(struct ata_host *host,
 507                                              unsigned int port_no)
 508 {
 509         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 510
 511         return mmio + 0x100 + (port_no * 0x80);
 512 }
 513
 514 static inline void __iomem *ahci_port_base(struct ata_port *ap)
 515 {
 516         return __ahci_port_base(ap->host, ap->port_no);
 517 }
 518
 519 /**
 520  *      ahci_save_initial_config - Save and fixup initial config values
 521  *      @pdev: target PCI device
 522  *      @pi: associated ATA port info
 523  *      @hpriv: host private area to store config values
 524  *
 525  *      Some registers containing configuration info might be setup by
 526  *      BIOS and might be cleared on reset.  This function saves the
 527  *      initial values of those registers into @hpriv such that they
 528  *      can be restored after controller reset.
 529  *
 530  *      If inconsistent, config values are fixed up by this function.
 531  *
 532  *      LOCKING:
 533  *      None.
 534  */
 535 static void ahci_save_initial_config(struct pci_dev *pdev,
 536                                      const struct ata_port_info *pi,
 537                                      struct ahci_host_priv *hpriv)
 538 {
 539         void __iomem *mmio = pcim_iomap_table(pdev)[AHCI_PCI_BAR];
 540         u32 cap, port_map;
 541         int i;
 542
 543         /* Values prefixed with saved_ are written back to host after
 544          * reset.  Values without are used for driver operation.
 545          */
 546         hpriv->saved_cap = cap = readl(mmio + HOST_CAP);
 547         hpriv->saved_port_map = port_map = readl(mmio + HOST_PORTS_IMPL);
 548
 549         /* some chips have errata preventing 64bit use */
 550         if ((cap & HOST_CAP_64) && (pi->flags & AHCI_FLAG_32BIT_ONLY)) {
 551                 dev_printk(KERN_INFO, &pdev->dev,
 552                            "controller can't do 64bit DMA, forcing 32bit\n");
 553                 cap &= ~HOST_CAP_64;
 554         }
 555
 556         if ((cap & HOST_CAP_NCQ) && (pi->flags & AHCI_FLAG_NO_NCQ)) {
 557                 dev_printk(KERN_INFO, &pdev->dev,
 558                            "controller can't do NCQ, turning off CAP_NCQ\n");
 559                 cap &= ~HOST_CAP_NCQ;
 560         }
 561
 562         /* fixup zero port_map */
 563         if (!port_map) {
 564                 port_map = (1 << ahci_nr_ports(cap)) - 1;
 565                 dev_printk(KERN_WARNING, &pdev->dev,
 566                            "PORTS_IMPL is zero, forcing 0x%x\n", port_map);
 567
 568                 /* write the fixed up value to the PI register */
 569                 hpriv->saved_port_map = port_map;
 570         }
 571
 572         /*
 573          * Temporary Marvell 6145 hack: PATA port presence
 574          * is asserted through the standard AHCI port
 575          * presence register, as bit 4 (counting from 0)
 576          */
 577         if (pi->flags & AHCI_FLAG_MV_PATA) {
 578                 dev_printk(KERN_ERR, &pdev->dev,
 579                            "MV_AHCI HACK: port_map %x -> %x\n",
 580                            hpriv->port_map,
 581                            hpriv->port_map & 0xf);
 582
 583                 port_map &= 0xf;
 584         }
 585
 586         /* cross check port_map and cap.n_ports */
 587         if (pi->flags & AHCI_FLAG_HONOR_PI) {
 588                 u32 tmp_port_map = port_map;
 589                 int n_ports = ahci_nr_ports(cap);
 590
 591                 for (i = 0; i < AHCI_MAX_PORTS && n_ports; i++) {
 592                         if (tmp_port_map & (1 << i)) {
 593                                 n_ports--;
 594                                 tmp_port_map &= ~(1 << i);
 595                         }
 596                 }
 597
 598                 /* Whine if inconsistent.  No need to update cap.
 599                  * port_map is used to determine number of ports.
 600                  */
 601                 if (n_ports || tmp_port_map)
 602                         dev_printk(KERN_WARNING, &pdev->dev,
 603                                    "nr_ports (%u) and implemented port map "
 604                                    "(0x%x) don't match\n",
 605                                    ahci_nr_ports(cap), port_map);
 606         } else {
 607                 /* fabricate port_map from cap.nr_ports */
 608                 port_map = (1 << ahci_nr_ports(cap)) - 1;
 609         }
 610
 611         /* record values to use during operation */
 612         hpriv->cap = cap;
 613         hpriv->port_map = port_map;
 614 }
 615
 616 /**
 617  *      ahci_restore_initial_config - Restore initial config
 618  *      @host: target ATA host
 619  *
 620  *      Restore initial config stored by ahci_save_initial_config().
 621  *
 622  *      LOCKING:
 623  *      None.
 624  */
 625 static void ahci_restore_initial_config(struct ata_host *host)
 626 {
 627         struct ahci_host_priv *hpriv = host->private_data;
 628         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 629
 630         writel(hpriv->saved_cap, mmio + HOST_CAP);
 631         writel(hpriv->saved_port_map, mmio + HOST_PORTS_IMPL);
 632         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 633 }
 634
 635 static unsigned ahci_scr_offset(struct ata_port *ap, unsigned int sc_reg)
 636 {
 637         static const int offset[] = {
 638                 [SCR_STATUS]            = PORT_SCR_STAT,
 639                 [SCR_CONTROL]           = PORT_SCR_CTL,
 640                 [SCR_ERROR]             = PORT_SCR_ERR,
 641                 [SCR_ACTIVE]            = PORT_SCR_ACT,
 642                 [SCR_NOTIFICATION]      = PORT_SCR_NTF,
 643         };
 644         struct ahci_host_priv *hpriv = ap->host->private_data;
 645
 646         if (sc_reg < ARRAY_SIZE(offset) &&
 647             (sc_reg != SCR_NOTIFICATION || (hpriv->cap & HOST_CAP_SNTF)))
 648                 return offset[sc_reg];
 649         return 0;
 650 }
 651
 652 static int ahci_scr_read(struct ata_port *ap, unsigned int sc_reg, u32 *val)
 653 {
 654         void __iomem *port_mmio = ahci_port_base(ap);
 655         int offset = ahci_scr_offset(ap, sc_reg);
 656
 657         if (offset) {
 658                 *val = readl(port_mmio + offset);
 659                 return 0;
 660         }
 661         return -EINVAL;
 662 }
 663
 664 static int ahci_scr_write(struct ata_port *ap, unsigned int sc_reg, u32 val)
 665 {
 666         void __iomem *port_mmio = ahci_port_base(ap);
 667         int offset = ahci_scr_offset(ap, sc_reg);
 668
 669         if (offset) {
 670                 writel(val, port_mmio + offset);
 671                 return 0;
 672         }
 673         return -EINVAL;
 674 }
 675
 676 static void ahci_start_engine(struct ata_port *ap)
 677 {
 678         void __iomem *port_mmio = ahci_port_base(ap);
 679         u32 tmp;
 680
 681         /* start DMA */
 682         tmp = readl(port_mmio + PORT_CMD);
 683         tmp |= PORT_CMD_START;
 684         writel(tmp, port_mmio + PORT_CMD);
 685         readl(port_mmio + PORT_CMD); /* flush */
 686 }
 687
 688 static int ahci_stop_engine(struct ata_port *ap)
 689 {
 690         void __iomem *port_mmio = ahci_port_base(ap);
 691         u32 tmp;
 692
 693         tmp = readl(port_mmio + PORT_CMD);
 694
 695         /* check if the HBA is idle */
 696         if ((tmp & (PORT_CMD_START | PORT_CMD_LIST_ON)) == 0)
 697                 return 0;
 698
 699         /* setting HBA to idle */
 700         tmp &= ~PORT_CMD_START;
 701         writel(tmp, port_mmio + PORT_CMD);
 702
 703         /* wait for engine to stop. This could be as long as 500 msec */
 704         tmp = ata_wait_register(port_mmio + PORT_CMD,
 705                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1, 500);
 706         if (tmp & PORT_CMD_LIST_ON)
 707                 return -EIO;
 708
 709         return 0;
 710 }
 711
 712 static void ahci_start_fis_rx(struct ata_port *ap)
 713 {
 714         void __iomem *port_mmio = ahci_port_base(ap);
 715         struct ahci_host_priv *hpriv = ap->host->private_data;
 716         struct ahci_port_priv *pp = ap->private_data;
 717         u32 tmp;
 718
 719         /* set FIS registers */
 720         if (hpriv->cap & HOST_CAP_64)
 721                 writel((pp->cmd_slot_dma >> 16) >> 16,
 722                        port_mmio + PORT_LST_ADDR_HI);
 723         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 724
 725         if (hpriv->cap & HOST_CAP_64)
 726                 writel((pp->rx_fis_dma >> 16) >> 16,
 727                        port_mmio + PORT_FIS_ADDR_HI);
 728         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 729
 730         /* enable FIS reception */
 731         tmp = readl(port_mmio + PORT_CMD);
 732         tmp |= PORT_CMD_FIS_RX;
 733         writel(tmp, port_mmio + PORT_CMD);
 734
 735         /* flush */
 736         readl(port_mmio + PORT_CMD);
 737 }
 738
 739 static int ahci_stop_fis_rx(struct ata_port *ap)
 740 {
 741         void __iomem *port_mmio = ahci_port_base(ap);
 742         u32 tmp;
 743
 744         /* disable FIS reception */
 745         tmp = readl(port_mmio + PORT_CMD);
 746         tmp &= ~PORT_CMD_FIS_RX;
 747         writel(tmp, port_mmio + PORT_CMD);
 748
 749         /* wait for completion, spec says 500ms, give it 1000 */
 750         tmp = ata_wait_register(port_mmio + PORT_CMD, PORT_CMD_FIS_ON,
 751                                 PORT_CMD_FIS_ON, 10, 1000);
 752         if (tmp & PORT_CMD_FIS_ON)
 753                 return -EBUSY;
 754
 755         return 0;
 756 }
 757
 758 static void ahci_power_up(struct ata_port *ap)
 759 {
 760         struct ahci_host_priv *hpriv = ap->host->private_data;
 761         void __iomem *port_mmio = ahci_port_base(ap);
 762         u32 cmd;
 763
 764         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
 765
 766         /* spin up device */
 767         if (hpriv->cap & HOST_CAP_SSS) {
 768                 cmd |= PORT_CMD_SPIN_UP;
 769                 writel(cmd, port_mmio + PORT_CMD);
 770         }
 771
 772         /* wake up link */
 773         writel(cmd | PORT_CMD_ICC_ACTIVE, port_mmio + PORT_CMD);
 774 }
 775
 776 #ifdef CONFIG_PM
 777 static void ahci_power_down(struct ata_port *ap)
 778 {
 779         struct ahci_host_priv *hpriv = ap->host->private_data;
 780         void __iomem *port_mmio = ahci_port_base(ap);
 781         u32 cmd, scontrol;
 782
 783         if (!(hpriv->cap & HOST_CAP_SSS))
 784                 return;
 785
 786         /* put device into listen mode, first set PxSCTL.DET to 0 */
 787         scontrol = readl(port_mmio + PORT_SCR_CTL);
 788         scontrol &= ~0xf;
 789         writel(scontrol, port_mmio + PORT_SCR_CTL);
 790
 791         /* then set PxCMD.SUD to 0 */
 792         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
 793         cmd &= ~PORT_CMD_SPIN_UP;
 794         writel(cmd, port_mmio + PORT_CMD);
 795 }
 796 #endif
 797
 798 static void ahci_start_port(struct ata_port *ap)
 799 {
 800         /* enable FIS reception */
 801         ahci_start_fis_rx(ap);
 802
 803         /* enable DMA */
 804         ahci_start_engine(ap);
 805 }
 806
 807 static int ahci_deinit_port(struct ata_port *ap, const char **emsg)
 808 {
 809         int rc;
 810
 811         /* disable DMA */
 812         rc = ahci_stop_engine(ap);
 813         if (rc) {
 814                 *emsg = "failed to stop engine";
 815                 return rc;
 816         }
 817
 818         /* disable FIS reception */
 819         rc = ahci_stop_fis_rx(ap);
 820         if (rc) {
 821                 *emsg = "failed stop FIS RX";
 822                 return rc;
 823         }
 824
 825         return 0;
 826 }
 827
 828 static int ahci_reset_controller(struct ata_host *host)
 829 {
 830         struct pci_dev *pdev = to_pci_dev(host->dev);
 831         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 832         u32 tmp;
 833
 834         /* global controller reset */
 835         tmp = readl(mmio + HOST_CTL);
 836         if ((tmp & HOST_RESET) == 0) {
 837                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 838                 readl(mmio + HOST_CTL); /* flush */
 839         }
 840
 841         /* reset must complete within 1 second, or
 842          * the hardware should be considered fried.
 843          */
 844         ssleep(1);
 845
 846         tmp = readl(mmio + HOST_CTL);
 847         if (tmp & HOST_RESET) {
 848                 dev_printk(KERN_ERR, host->dev,
 849                            "controller reset failed (0x%x)\n", tmp);
 850                 return -EIO;
 851         }
 852
 853         /* turn on AHCI mode */
 854         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 855         (void) readl(mmio + HOST_CTL);  /* flush */
 856
 857         /* some registers might be cleared on reset.  restore initial values */
 858         ahci_restore_initial_config(host);
 859
 860         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
 861                 u16 tmp16;
 862
 863                 /* configure PCS */
 864                 pci_read_config_word(pdev, 0x92, &tmp16);
 865                 tmp16 |= 0xf;
 866                 pci_write_config_word(pdev, 0x92, tmp16);
 867         }
 868
 869         return 0;
 870 }
 871
 872 static void ahci_port_init(struct pci_dev *pdev, struct ata_port *ap,
 873                            int port_no, void __iomem *mmio,
 874                            void __iomem *port_mmio)
 875 {
 876         const char *emsg = NULL;
 877         int rc;
 878         u32 tmp;
 879
 880         /* make sure port is not active */
 881         rc = ahci_deinit_port(ap, &emsg);
 882         if (rc)
 883                 dev_printk(KERN_WARNING, &pdev->dev,
 884                            "%s (%d)\n", emsg, rc);
 885
 886         /* clear SError */
 887         tmp = readl(port_mmio + PORT_SCR_ERR);
 888         VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 889         writel(tmp, port_mmio + PORT_SCR_ERR);
 890
 891         /* clear port IRQ */
 892         tmp = readl(port_mmio + PORT_IRQ_STAT);
 893         VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 894         if (tmp)
 895                 writel(tmp, port_mmio + PORT_IRQ_STAT);
 896
 897         writel(1 << port_no, mmio + HOST_IRQ_STAT);
 898 }
 899
 900 static void ahci_init_controller(struct ata_host *host)
 901 {
 902         struct pci_dev *pdev = to_pci_dev(host->dev);
 903         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 904         int i;
 905         void __iomem *port_mmio;
 906         u32 tmp;
 907
 908         if (host->ports[0]->flags & AHCI_FLAG_MV_PATA) {
 909                 port_mmio = __ahci_port_base(host, 4);
 910
 911                 writel(0, port_mmio + PORT_IRQ_MASK);
 912
 913                 /* clear port IRQ */
 914                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 915                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 916                 if (tmp)
 917                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 918         }
 919
 920         for (i = 0; i < host->n_ports; i++) {
 921                 struct ata_port *ap = host->ports[i];
 922
 923                 port_mmio = ahci_port_base(ap);
 924                 if (ata_port_is_dummy(ap))
 925                         continue;
 926
 927                 ahci_port_init(pdev, ap, i, mmio, port_mmio);
 928         }
 929
 930         tmp = readl(mmio + HOST_CTL);
 931         VPRINTK("HOST_CTL 0x%x\n", tmp);
 932         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 933         tmp = readl(mmio + HOST_CTL);
 934         VPRINTK("HOST_CTL 0x%x\n", tmp);
 935 }
 936
 937 static unsigned int ahci_dev_classify(struct ata_port *ap)
 938 {
 939         void __iomem *port_mmio = ahci_port_base(ap);
 940         struct ata_taskfile tf;
 941         u32 tmp;
 942
 943         tmp = readl(port_mmio + PORT_SIG);
 944         tf.lbah         = (tmp >> 24)   & 0xff;
 945         tf.lbam         = (tmp >> 16)   & 0xff;
 946         tf.lbal         = (tmp >> 8)    & 0xff;
 947         tf.nsect        = (tmp)         & 0xff;
 948
 949         return ata_dev_classify(&tf);
 950 }
 951
 952 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
 953                                u32 opts)
 954 {
 955         dma_addr_t cmd_tbl_dma;
 956
 957         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
 958
 959         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
 960         pp->cmd_slot[tag].status = 0;
 961         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
 962         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
 963 }
 964
 965 static int ahci_kick_engine(struct ata_port *ap, int force_restart)
 966 {
 967         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
 968         struct ahci_host_priv *hpriv = ap->host->private_data;
 969         u32 tmp;
 970         int busy, rc;
 971
 972         /* do we need to kick the port? */
 973         busy = ahci_check_status(ap) & (ATA_BUSY | ATA_DRQ);
 974         if (!busy && !force_restart)
 975                 return 0;
 976
 977         /* stop engine */
 978         rc = ahci_stop_engine(ap);
 979         if (rc)
 980                 goto out_restart;
 981
 982         /* need to do CLO? */
 983         if (!busy) {
 984                 rc = 0;
 985                 goto out_restart;
 986         }
 987
 988         if (!(hpriv->cap & HOST_CAP_CLO)) {
 989                 rc = -EOPNOTSUPP;
 990                 goto out_restart;
 991         }
 992
 993         /* perform CLO */
 994         tmp = readl(port_mmio + PORT_CMD);
 995         tmp |= PORT_CMD_CLO;
 996         writel(tmp, port_mmio + PORT_CMD);
 997
 998         rc = 0;
 999         tmp = ata_wait_register(port_mmio + PORT_CMD,
1000                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
1001         if (tmp & PORT_CMD_CLO)
1002                 rc = -EIO;
1003
1004         /* restart engine */
1005  out_restart:
1006         ahci_start_engine(ap);
1007         return rc;
1008 }
1009
1010 static int ahci_exec_polled_cmd(struct ata_port *ap, int pmp,
1011                                 struct ata_taskfile *tf, int is_cmd, u16 flags,
1012                                 unsigned long timeout_msec)
1013 {
1014         const u32 cmd_fis_len = 5; /* five dwords */
1015         struct ahci_port_priv *pp = ap->private_data;
1016         void __iomem *port_mmio = ahci_port_base(ap);
1017         u8 *fis = pp->cmd_tbl;
1018         u32 tmp;
1019
1020         /* prep the command */
1021         ata_tf_to_fis(tf, pmp, is_cmd, fis);
1022         ahci_fill_cmd_slot(pp, 0, cmd_fis_len | flags | (pmp << 12));
1023
1024         /* issue & wait */
1025         writel(1, port_mmio + PORT_CMD_ISSUE);
1026
1027         if (timeout_msec) {
1028                 tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1,
1029                                         1, timeout_msec);
1030                 if (tmp & 0x1) {
1031                         ahci_kick_engine(ap, 1);
1032                         return -EBUSY;
1033                 }
1034         } else
1035                 readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1036
1037         return 0;
1038 }
1039
1040 static int ahci_do_softreset(struct ata_port *ap, unsigned int *class,
1041                              int pmp, unsigned long deadline)
1042 {
1043         const char *reason = NULL;
1044         unsigned long now, msecs;
1045         struct ata_taskfile tf;
1046         int rc;
1047
1048         DPRINTK("ENTER\n");
1049
1050         if (ata_port_offline(ap)) {
1051                 DPRINTK("PHY reports no device\n");
1052                 *class = ATA_DEV_NONE;
1053                 return 0;
1054         }
1055
1056         /* prepare for SRST (AHCI-1.1 10.4.1) */
1057         rc = ahci_kick_engine(ap, 1);
1058         if (rc)
1059                 ata_port_printk(ap, KERN_WARNING,
1060                                 "failed to reset engine (errno=%d)", rc);
1061
1062         ata_tf_init(ap->device, &tf);
1063
1064         /* issue the first D2H Register FIS */
1065         msecs = 0;
1066         now = jiffies;
1067         if (time_after(now, deadline))
1068                 msecs = jiffies_to_msecs(deadline - now);
1069
1070         tf.ctl |= ATA_SRST;
1071         if (ahci_exec_polled_cmd(ap, pmp, &tf, 0,
1072                                  AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY, msecs)) {
1073                 rc = -EIO;
1074                 reason = "1st FIS failed";
1075                 goto fail;
1076         }
1077
1078         /* spec says at least 5us, but be generous and sleep for 1ms */
1079         msleep(1);
1080
1081         /* issue the second D2H Register FIS */
1082         tf.ctl &= ~ATA_SRST;
1083         ahci_exec_polled_cmd(ap, pmp, &tf, 0, 0, 0);
1084
1085         /* spec mandates ">= 2ms" before checking status.
1086          * We wait 150ms, because that was the magic delay used for
1087          * ATAPI devices in Hale Landis's ATADRVR, for the period of time
1088          * between when the ATA command register is written, and then
1089          * status is checked.  Because waiting for "a while" before
1090          * checking status is fine, post SRST, we perform this magic
1091          * delay here as well.
1092          */
1093         msleep(150);
1094
1095         rc = ata_wait_ready(ap, deadline);
1096         /* link occupied, -ENODEV too is an error */
1097         if (rc) {
1098                 reason = "device not ready";
1099                 goto fail;
1100         }
1101         *class = ahci_dev_classify(ap);
1102
1103         DPRINTK("EXIT, class=%u\n", *class);
1104         return 0;
1105
1106  fail:
1107         ata_port_printk(ap, KERN_ERR, "softreset failed (%s)\n", reason);
1108         return rc;
1109 }
1110
1111 static int ahci_softreset(struct ata_port *ap, unsigned int *class,
1112                           unsigned long deadline)
1113 {
1114         return ahci_do_softreset(ap, class, 0, deadline);
1115 }
1116
1117 static int ahci_hardreset(struct ata_port *ap, unsigned int *class,
1118                           unsigned long deadline)
1119 {
1120         struct ahci_port_priv *pp = ap->private_data;
1121         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1122         struct ata_taskfile tf;
1123         int rc;
1124
1125         DPRINTK("ENTER\n");
1126
1127         ahci_stop_engine(ap);
1128
1129         /* clear D2H reception area to properly wait for D2H FIS */
1130         ata_tf_init(ap->device, &tf);
1131         tf.command = 0x80;
1132         ata_tf_to_fis(&tf, 0, 0, d2h_fis);
1133
1134         rc = sata_std_hardreset(ap, class, deadline);
1135
1136         ahci_start_engine(ap);
1137
1138         if (rc == 0 && ata_port_online(ap))
1139                 *class = ahci_dev_classify(ap);
1140         if (*class == ATA_DEV_UNKNOWN)
1141                 *class = ATA_DEV_NONE;
1142
1143         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1144         return rc;
1145 }
1146
1147 static int ahci_vt8251_hardreset(struct ata_port *ap, unsigned int *class,
1148                                  unsigned long deadline)
1149 {
1150         u32 serror;
1151         int rc;
1152
1153         DPRINTK("ENTER\n");
1154
1155         ahci_stop_engine(ap);
1156
1157         rc = sata_port_hardreset(ap, sata_ehc_deb_timing(&ap->eh_context),
1158                                  deadline);
1159
1160         /* vt8251 needs SError cleared for the port to operate */
1161         ahci_scr_read(ap, SCR_ERROR, &serror);
1162         ahci_scr_write(ap, SCR_ERROR, serror);
1163
1164         ahci_start_engine(ap);
1165
1166         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1167
1168         /* vt8251 doesn't clear BSY on signature FIS reception,
1169          * request follow-up softreset.
1170          */
1171         return rc ?: -EAGAIN;
1172 }
1173
1174 static void ahci_postreset(struct ata_port *ap, unsigned int *class)
1175 {
1176         void __iomem *port_mmio = ahci_port_base(ap);
1177         u32 new_tmp, tmp;
1178
1179         ata_std_postreset(ap, class);
1180
1181         /* Make sure port's ATAPI bit is set appropriately */
1182         new_tmp = tmp = readl(port_mmio + PORT_CMD);
1183         if (*class == ATA_DEV_ATAPI)
1184                 new_tmp |= PORT_CMD_ATAPI;
1185         else
1186                 new_tmp &= ~PORT_CMD_ATAPI;
1187         if (new_tmp != tmp) {
1188                 writel(new_tmp, port_mmio + PORT_CMD);
1189                 readl(port_mmio + PORT_CMD); /* flush */
1190         }
1191 }
1192
1193 static u8 ahci_check_status(struct ata_port *ap)
1194 {
1195         void __iomem *mmio = ap->ioaddr.cmd_addr;
1196
1197         return readl(mmio + PORT_TFDATA) & 0xFF;
1198 }
1199
1200 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
1201 {
1202         struct ahci_port_priv *pp = ap->private_data;
1203         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1204
1205         ata_tf_from_fis(d2h_fis, tf);
1206 }
1207
1208 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
1209 {
1210         struct scatterlist *sg;
1211         struct ahci_sg *ahci_sg;
1212         unsigned int n_sg = 0;
1213
1214         VPRINTK("ENTER\n");
1215
1216         /*
1217          * Next, the S/G list.
1218          */
1219         ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
1220         ata_for_each_sg(sg, qc) {
1221                 dma_addr_t addr = sg_dma_address(sg);
1222                 u32 sg_len = sg_dma_len(sg);
1223
1224                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
1225                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1226                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
1227
1228                 ahci_sg++;
1229                 n_sg++;
1230         }
1231
1232         return n_sg;
1233 }
1234
1235 static void ahci_qc_prep(struct ata_queued_cmd *qc)
1236 {
1237         struct ata_port *ap = qc->ap;
1238         struct ahci_port_priv *pp = ap->private_data;
1239         int is_atapi = is_atapi_taskfile(&qc->tf);
1240         void *cmd_tbl;
1241         u32 opts;
1242         const u32 cmd_fis_len = 5; /* five dwords */
1243         unsigned int n_elem;
1244
1245         /*
1246          * Fill in command table information.  First, the header,
1247          * a SATA Register - Host to Device command FIS.
1248          */
1249         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
1250
1251         ata_tf_to_fis(&qc->tf, 0, 1, cmd_tbl);
1252         if (is_atapi) {
1253                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
1254                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
1255         }
1256
1257         n_elem = 0;
1258         if (qc->flags & ATA_QCFLAG_DMAMAP)
1259                 n_elem = ahci_fill_sg(qc, cmd_tbl);
1260
1261         /*
1262          * Fill in command slot information.
1263          */
1264         opts = cmd_fis_len | n_elem << 16;
1265         if (qc->tf.flags & ATA_TFLAG_WRITE)
1266                 opts |= AHCI_CMD_WRITE;
1267         if (is_atapi)
1268                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
1269
1270         ahci_fill_cmd_slot(pp, qc->tag, opts);
1271 }
1272
1273 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
1274 {
1275         struct ahci_port_priv *pp = ap->private_data;
1276         struct ata_eh_info *ehi = &ap->eh_info;
1277         unsigned int err_mask = 0, action = 0;
1278         struct ata_queued_cmd *qc;
1279         u32 serror;
1280
1281         ata_ehi_clear_desc(ehi);
1282
1283         /* AHCI needs SError cleared; otherwise, it might lock up */
1284         ahci_scr_read(ap, SCR_ERROR, &serror);
1285         ahci_scr_write(ap, SCR_ERROR, serror);
1286
1287         /* analyze @irq_stat */
1288         ata_ehi_push_desc(ehi, "irq_stat 0x%08x", irq_stat);
1289
1290         /* some controllers set IRQ_IF_ERR on device errors, ignore it */
1291         if (ap->flags & AHCI_FLAG_IGN_IRQ_IF_ERR)
1292                 irq_stat &= ~PORT_IRQ_IF_ERR;
1293
1294         if (irq_stat & PORT_IRQ_TF_ERR) {
1295                 err_mask |= AC_ERR_DEV;
1296                 if (ap->flags & AHCI_FLAG_IGN_SERR_INTERNAL)
1297                         serror &= ~SERR_INTERNAL;
1298         }
1299
1300         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
1301                 err_mask |= AC_ERR_HOST_BUS;
1302                 action |= ATA_EH_SOFTRESET;
1303         }
1304
1305         if (irq_stat & PORT_IRQ_IF_ERR) {
1306                 err_mask |= AC_ERR_ATA_BUS;
1307                 action |= ATA_EH_SOFTRESET;
1308                 ata_ehi_push_desc(ehi, "interface fatal error");
1309         }
1310
1311         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
1312                 ata_ehi_hotplugged(ehi);
1313                 ata_ehi_push_desc(ehi, "%s", irq_stat & PORT_IRQ_CONNECT ?
1314                         "connection status changed" : "PHY RDY changed");
1315         }
1316
1317         if (irq_stat & PORT_IRQ_UNK_FIS) {
1318                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
1319
1320                 err_mask |= AC_ERR_HSM;
1321                 action |= ATA_EH_SOFTRESET;
1322                 ata_ehi_push_desc(ehi, "unknown FIS %08x %08x %08x %08x",
1323                                   unk[0], unk[1], unk[2], unk[3]);
1324         }
1325
1326         /* okay, let's hand over to EH */
1327         ehi->serror |= serror;
1328         ehi->action |= action;
1329
1330         qc = ata_qc_from_tag(ap, ap->active_tag);
1331         if (qc)
1332                 qc->err_mask |= err_mask;
1333         else
1334                 ehi->err_mask |= err_mask;
1335
1336         if (irq_stat & PORT_IRQ_FREEZE)
1337                 ata_port_freeze(ap);
1338         else
1339                 ata_port_abort(ap);
1340 }
1341
1342 static void ahci_port_intr(struct ata_port *ap)
1343 {
1344         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
1345         struct ata_eh_info *ehi = &ap->eh_info;
1346         struct ahci_port_priv *pp = ap->private_data;
1347         u32 status, qc_active;
1348         int rc, known_irq = 0;
1349
1350         status = readl(port_mmio + PORT_IRQ_STAT);
1351         writel(status, port_mmio + PORT_IRQ_STAT);
1352
1353         if (unlikely(status & PORT_IRQ_ERROR)) {
1354                 ahci_error_intr(ap, status);
1355                 return;
1356         }
1357
1358         if (ap->sactive)
1359                 qc_active = readl(port_mmio + PORT_SCR_ACT);
1360         else
1361                 qc_active = readl(port_mmio + PORT_CMD_ISSUE);
1362
1363         rc = ata_qc_complete_multiple(ap, qc_active, NULL);
1364         if (rc > 0)
1365                 return;
1366         if (rc < 0) {
1367                 ehi->err_mask |= AC_ERR_HSM;
1368                 ehi->action |= ATA_EH_SOFTRESET;
1369                 ata_port_freeze(ap);
1370                 return;
1371         }
1372
1373         /* hmmm... a spurious interupt */
1374
1375         /* if !NCQ, ignore.  No modern ATA device has broken HSM
1376          * implementation for non-NCQ commands.
1377          */
1378         if (!ap->sactive)
1379                 return;
1380
1381         if (status & PORT_IRQ_D2H_REG_FIS) {
1382                 if (!pp->ncq_saw_d2h)
1383                         ata_port_printk(ap, KERN_INFO,
1384                                 "D2H reg with I during NCQ, "
1385                                 "this message won't be printed again\n");
1386                 pp->ncq_saw_d2h = 1;
1387                 known_irq = 1;
1388         }
1389
1390         if (status & PORT_IRQ_DMAS_FIS) {
1391                 if (!pp->ncq_saw_dmas)
1392                         ata_port_printk(ap, KERN_INFO,
1393                                 "DMAS FIS during NCQ, "
1394                                 "this message won't be printed again\n");
1395                 pp->ncq_saw_dmas = 1;
1396                 known_irq = 1;
1397         }
1398
1399         if (status & PORT_IRQ_SDB_FIS) {
1400                 const __le32 *f = pp->rx_fis + RX_FIS_SDB;
1401
1402                 if (le32_to_cpu(f[1])) {
1403                         /* SDB FIS containing spurious completions
1404                          * might be dangerous, whine and fail commands
1405                          * with HSM violation.  EH will turn off NCQ
1406                          * after several such failures.
1407                          */
1408                         ata_ehi_push_desc(ehi,
1409                                 "spurious completions during NCQ "
1410                                 "issue=0x%x SAct=0x%x FIS=%08x:%08x",
1411                                 readl(port_mmio + PORT_CMD_ISSUE),
1412                                 readl(port_mmio + PORT_SCR_ACT),
1413                                 le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1414                         ehi->err_mask |= AC_ERR_HSM;
1415                         ehi->action |= ATA_EH_SOFTRESET;
1416                         ata_port_freeze(ap);
1417                 } else {
1418                         if (!pp->ncq_saw_sdb)
1419                                 ata_port_printk(ap, KERN_INFO,
1420                                         "spurious SDB FIS %08x:%08x during NCQ, "
1421                                         "this message won't be printed again\n",
1422                                         le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1423                         pp->ncq_saw_sdb = 1;
1424                 }
1425                 known_irq = 1;
1426         }
1427
1428         if (!known_irq)
1429                 ata_port_printk(ap, KERN_INFO, "spurious interrupt "
1430                                 "(irq_stat 0x%x active_tag 0x%x sactive 0x%x)\n",
1431                                 status, ap->active_tag, ap->sactive);
1432 }
1433
1434 static void ahci_irq_clear(struct ata_port *ap)
1435 {
1436         /* TODO */
1437 }
1438
1439 static irqreturn_t ahci_interrupt(int irq, void *dev_instance)
1440 {
1441         struct ata_host *host = dev_instance;
1442         struct ahci_host_priv *hpriv;
1443         unsigned int i, handled = 0;
1444         void __iomem *mmio;
1445         u32 irq_stat, irq_ack = 0;
1446
1447         VPRINTK("ENTER\n");
1448
1449         hpriv = host->private_data;
1450         mmio = host->iomap[AHCI_PCI_BAR];
1451
1452         /* sigh.  0xffffffff is a valid return from h/w */
1453         irq_stat = readl(mmio + HOST_IRQ_STAT);
1454         irq_stat &= hpriv->port_map;
1455         if (!irq_stat)
1456                 return IRQ_NONE;
1457
1458         spin_lock(&host->lock);
1459
1460         for (i = 0; i < host->n_ports; i++) {
1461                 struct ata_port *ap;
1462
1463                 if (!(irq_stat & (1 << i)))
1464                         continue;
1465
1466                 ap = host->ports[i];
1467                 if (ap) {
1468                         ahci_port_intr(ap);
1469                         VPRINTK("port %u\n", i);
1470                 } else {
1471                         VPRINTK("port %u (no irq)\n", i);
1472                         if (ata_ratelimit())
1473                                 dev_printk(KERN_WARNING, host->dev,
1474                                         "interrupt on disabled port %u\n", i);
1475                 }
1476
1477                 irq_ack |= (1 << i);
1478         }
1479
1480         if (irq_ack) {
1481                 writel(irq_ack, mmio + HOST_IRQ_STAT);
1482                 handled = 1;
1483         }
1484
1485         spin_unlock(&host->lock);
1486
1487         VPRINTK("EXIT\n");
1488
1489         return IRQ_RETVAL(handled);
1490 }
1491
1492 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
1493 {
1494         struct ata_port *ap = qc->ap;
1495         void __iomem *port_mmio = ahci_port_base(ap);
1496
1497         if (qc->tf.protocol == ATA_PROT_NCQ)
1498                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
1499         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
1500         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1501
1502         return 0;
1503 }
1504
1505 static void ahci_freeze(struct ata_port *ap)
1506 {
1507         void __iomem *port_mmio = ahci_port_base(ap);
1508
1509         /* turn IRQ off */
1510         writel(0, port_mmio + PORT_IRQ_MASK);
1511 }
1512
1513 static void ahci_thaw(struct ata_port *ap)
1514 {
1515         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1516         void __iomem *port_mmio = ahci_port_base(ap);
1517         u32 tmp;
1518
1519         /* clear IRQ */
1520         tmp = readl(port_mmio + PORT_IRQ_STAT);
1521         writel(tmp, port_mmio + PORT_IRQ_STAT);
1522         writel(1 << ap->port_no, mmio + HOST_IRQ_STAT);
1523
1524         /* turn IRQ back on */
1525         writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
1526 }
1527
1528 static void ahci_error_handler(struct ata_port *ap)
1529 {
1530         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1531                 /* restart engine */
1532                 ahci_stop_engine(ap);
1533                 ahci_start_engine(ap);
1534         }
1535
1536         /* perform recovery */
1537         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_hardreset,
1538                   ahci_postreset);
1539 }
1540
1541 static void ahci_vt8251_error_handler(struct ata_port *ap)
1542 {
1543         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1544                 /* restart engine */
1545                 ahci_stop_engine(ap);
1546                 ahci_start_engine(ap);
1547         }
1548
1549         /* perform recovery */
1550         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_vt8251_hardreset,
1551                   ahci_postreset);
1552 }
1553
1554 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
1555 {
1556         struct ata_port *ap = qc->ap;
1557
1558         /* make DMA engine forget about the failed command */
1559         if (qc->flags & ATA_QCFLAG_FAILED)
1560                 ahci_kick_engine(ap, 1);
1561 }
1562
1563 static int ahci_port_resume(struct ata_port *ap)
1564 {
1565         ahci_power_up(ap);
1566         ahci_start_port(ap);
1567
1568         return 0;
1569 }
1570
1571 #ifdef CONFIG_PM
1572 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg)
1573 {
1574         const char *emsg = NULL;
1575         int rc;
1576
1577         rc = ahci_deinit_port(ap, &emsg);
1578         if (rc == 0)
1579                 ahci_power_down(ap);
1580         else {
1581                 ata_port_printk(ap, KERN_ERR, "%s (%d)\n", emsg, rc);
1582                 ahci_start_port(ap);
1583         }
1584
1585         return rc;
1586 }
1587
1588 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1589 {
1590         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1591         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1592         u32 ctl;
1593
1594         if (mesg.event == PM_EVENT_SUSPEND) {
1595                 /* AHCI spec rev1.1 section 8.3.3:
1596                  * Software must disable interrupts prior to requesting a
1597                  * transition of the HBA to D3 state.
1598                  */
1599                 ctl = readl(mmio + HOST_CTL);
1600                 ctl &= ~HOST_IRQ_EN;
1601                 writel(ctl, mmio + HOST_CTL);
1602                 readl(mmio + HOST_CTL); /* flush */
1603         }
1604
1605         return ata_pci_device_suspend(pdev, mesg);
1606 }
1607
1608 static int ahci_pci_device_resume(struct pci_dev *pdev)
1609 {
1610         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1611         int rc;
1612
1613         rc = ata_pci_device_do_resume(pdev);
1614         if (rc)
1615                 return rc;
1616
1617         if (pdev->dev.power.power_state.event == PM_EVENT_SUSPEND) {
1618                 rc = ahci_reset_controller(host);
1619                 if (rc)
1620                         return rc;
1621
1622                 ahci_init_controller(host);
1623         }
1624
1625         ata_host_resume(host);
1626
1627         return 0;
1628 }
1629 #endif
1630
1631 static int ahci_port_start(struct ata_port *ap)
1632 {
1633         struct device *dev = ap->host->dev;
1634         struct ahci_port_priv *pp;
1635         void *mem;
1636         dma_addr_t mem_dma;
1637         int rc;
1638
1639         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1640         if (!pp)
1641                 return -ENOMEM;
1642
1643         rc = ata_pad_alloc(ap, dev);
1644         if (rc)
1645                 return rc;
1646
1647         mem = dmam_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma,
1648                                   GFP_KERNEL);
1649         if (!mem)
1650                 return -ENOMEM;
1651         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
1652
1653         /*
1654          * First item in chunk of DMA memory: 32-slot command table,
1655          * 32 bytes each in size
1656          */
1657         pp->cmd_slot = mem;
1658         pp->cmd_slot_dma = mem_dma;
1659
1660         mem += AHCI_CMD_SLOT_SZ;
1661         mem_dma += AHCI_CMD_SLOT_SZ;
1662
1663         /*
1664          * Second item: Received-FIS area
1665          */
1666         pp->rx_fis = mem;
1667         pp->rx_fis_dma = mem_dma;
1668
1669         mem += AHCI_RX_FIS_SZ;
1670         mem_dma += AHCI_RX_FIS_SZ;
1671
1672         /*
1673          * Third item: data area for storing a single command
1674          * and its scatter-gather table
1675          */
1676         pp->cmd_tbl = mem;
1677         pp->cmd_tbl_dma = mem_dma;
1678
1679         ap->private_data = pp;
1680
1681         /* engage engines, captain */
1682         return ahci_port_resume(ap);
1683 }
1684
1685 static void ahci_port_stop(struct ata_port *ap)
1686 {
1687         const char *emsg = NULL;
1688         int rc;
1689
1690         /* de-initialize port */
1691         rc = ahci_deinit_port(ap, &emsg);
1692         if (rc)
1693                 ata_port_printk(ap, KERN_WARNING, "%s (%d)\n", emsg, rc);
1694 }
1695
1696 static int ahci_configure_dma_masks(struct pci_dev *pdev, int using_dac)
1697 {
1698         int rc;
1699
1700         if (using_dac &&
1701             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
1702                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
1703                 if (rc) {
1704                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1705                         if (rc) {
1706                                 dev_printk(KERN_ERR, &pdev->dev,
1707                                            "64-bit DMA enable failed\n");
1708                                 return rc;
1709                         }
1710                 }
1711         } else {
1712                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
1713                 if (rc) {
1714                         dev_printk(KERN_ERR, &pdev->dev,
1715                                    "32-bit DMA enable failed\n");
1716                         return rc;
1717                 }
1718                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1719                 if (rc) {
1720                         dev_printk(KERN_ERR, &pdev->dev,
1721                                    "32-bit consistent DMA enable failed\n");
1722                         return rc;
1723                 }
1724         }
1725         return 0;
1726 }
1727
1728 static void ahci_print_info(struct ata_host *host)
1729 {
1730         struct ahci_host_priv *hpriv = host->private_data;
1731         struct pci_dev *pdev = to_pci_dev(host->dev);
1732         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1733         u32 vers, cap, impl, speed;
1734         const char *speed_s;
1735         u16 cc;
1736         const char *scc_s;
1737
1738         vers = readl(mmio + HOST_VERSION);
1739         cap = hpriv->cap;
1740         impl = hpriv->port_map;
1741
1742         speed = (cap >> 20) & 0xf;
1743         if (speed == 1)
1744                 speed_s = "1.5";
1745         else if (speed == 2)
1746                 speed_s = "3";
1747         else
1748                 speed_s = "?";
1749
1750         pci_read_config_word(pdev, 0x0a, &cc);
1751         if (cc == PCI_CLASS_STORAGE_IDE)
1752                 scc_s = "IDE";
1753         else if (cc == PCI_CLASS_STORAGE_SATA)
1754                 scc_s = "SATA";
1755         else if (cc == PCI_CLASS_STORAGE_RAID)
1756                 scc_s = "RAID";
1757         else
1758                 scc_s = "unknown";
1759
1760         dev_printk(KERN_INFO, &pdev->dev,
1761                 "AHCI %02x%02x.%02x%02x "
1762                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1763                 ,
1764
1765                 (vers >> 24) & 0xff,
1766                 (vers >> 16) & 0xff,
1767                 (vers >> 8) & 0xff,
1768                 vers & 0xff,
1769
1770                 ((cap >> 8) & 0x1f) + 1,
1771                 (cap & 0x1f) + 1,
1772                 speed_s,
1773                 impl,
1774                 scc_s);
1775
1776         dev_printk(KERN_INFO, &pdev->dev,
1777                 "flags: "
1778                 "%s%s%s%s%s%s%s"
1779                 "%s%s%s%s%s%s%s\n"
1780                 ,
1781
1782                 cap & (1 << 31) ? "64bit " : "",
1783                 cap & (1 << 30) ? "ncq " : "",
1784                 cap & (1 << 29) ? "sntf " : "",
1785                 cap & (1 << 28) ? "ilck " : "",
1786                 cap & (1 << 27) ? "stag " : "",
1787                 cap & (1 << 26) ? "pm " : "",
1788                 cap & (1 << 25) ? "led " : "",
1789
1790                 cap & (1 << 24) ? "clo " : "",
1791                 cap & (1 << 19) ? "nz " : "",
1792                 cap & (1 << 18) ? "only " : "",
1793                 cap & (1 << 17) ? "pmp " : "",
1794                 cap & (1 << 15) ? "pio " : "",
1795                 cap & (1 << 14) ? "slum " : "",
1796                 cap & (1 << 13) ? "part " : ""
1797                 );
1798 }
1799
1800 static int ahci_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
1801 {
1802         static int printed_version;
1803         struct ata_port_info pi = ahci_port_info[ent->driver_data];
1804         const struct ata_port_info *ppi[] = { &pi, NULL };
1805         struct device *dev = &pdev->dev;
1806         struct ahci_host_priv *hpriv;
1807         struct ata_host *host;
1808         int i, rc;
1809
1810         VPRINTK("ENTER\n");
1811
1812         WARN_ON(ATA_MAX_QUEUE > AHCI_MAX_CMDS);
1813
1814         if (!printed_version++)
1815                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1816
1817         /* acquire resources */
1818         rc = pcim_enable_device(pdev);
1819         if (rc)
1820                 return rc;
1821
1822         rc = pcim_iomap_regions(pdev, 1 << AHCI_PCI_BAR, DRV_NAME);
1823         if (rc == -EBUSY)
1824                 pcim_pin_device(pdev);
1825         if (rc)
1826                 return rc;
1827
1828         if ((pi.flags & AHCI_FLAG_NO_MSI) || pci_enable_msi(pdev))
1829                 pci_intx(pdev, 1);
1830
1831         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1832         if (!hpriv)
1833                 return -ENOMEM;
1834
1835         /* save initial config */
1836         ahci_save_initial_config(pdev, &pi, hpriv);
1837
1838         /* prepare host */
1839         if (hpriv->cap & HOST_CAP_NCQ)
1840                 pi.flags |= ATA_FLAG_NCQ;
1841
1842         host = ata_host_alloc_pinfo(&pdev->dev, ppi, fls(hpriv->port_map));
1843         if (!host)
1844                 return -ENOMEM;
1845         host->iomap = pcim_iomap_table(pdev);
1846         host->private_data = hpriv;
1847
1848         for (i = 0; i < host->n_ports; i++) {
1849                 struct ata_port *ap = host->ports[i];
1850                 void __iomem *port_mmio = ahci_port_base(ap);
1851
1852                 /* standard SATA port setup */
1853                 if (hpriv->port_map & (1 << i))
1854                         ap->ioaddr.cmd_addr = port_mmio;
1855
1856                 /* disabled/not-implemented port */
1857                 else
1858                         ap->ops = &ata_dummy_port_ops;
1859         }
1860
1861         /* initialize adapter */
1862         rc = ahci_configure_dma_masks(pdev, hpriv->cap & HOST_CAP_64);
1863         if (rc)
1864                 return rc;
1865
1866         rc = ahci_reset_controller(host);
1867         if (rc)
1868                 return rc;
1869
1870         ahci_init_controller(host);
1871         ahci_print_info(host);
1872
1873         pci_set_master(pdev);
1874         return ata_host_activate(host, pdev->irq, ahci_interrupt, IRQF_SHARED,
1875                                  &ahci_sht);
1876 }
1877
1878 static int __init ahci_init(void)
1879 {
1880         return pci_register_driver(&ahci_pci_driver);
1881 }
1882
1883 static void __exit ahci_exit(void)
1884 {
1885         pci_unregister_driver(&ahci_pci_driver);
1886 }
1887
1888
1889 MODULE_AUTHOR("Jeff Garzik");
1890 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1891 MODULE_LICENSE("GPL");
1892 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1893 MODULE_VERSION(DRV_VERSION);
1894
1895 module_init(ahci_init);
1896 module_exit(ahci_exit);