drivers/ata/ata_piix.c

   1 /*
   2  *    ata_piix.c - Intel PATA/SATA controllers
   3  *
   4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *
   9  *      Copyright 2003-2005 Red Hat Inc
  10  *      Copyright 2003-2005 Jeff Garzik
  11  *
  12  *
  13  *      Copyright header from piix.c:
  14  *
  15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
  16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
  17  *  Copyright (C) 2003 Red Hat Inc <alan@redhat.com>
  18  *
  19  *
  20  *  This program is free software; you can redistribute it and/or modify
  21  *  it under the terms of the GNU General Public License as published by
  22  *  the Free Software Foundation; either version 2, or (at your option)
  23  *  any later version.
  24  *
  25  *  This program is distributed in the hope that it will be useful,
  26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  28  *  GNU General Public License for more details.
  29  *
  30  *  You should have received a copy of the GNU General Public License
  31  *  along with this program; see the file COPYING.  If not, write to
  32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  33  *
  34  *
  35  *  libata documentation is available via 'make {ps|pdf}docs',
  36  *  as Documentation/DocBook/libata.*
  37  *
  38  *  Hardware documentation available at http://developer.intel.com/
  39  *
  40  * Documentation
  41  *      Publically available from Intel web site. Errata documentation
  42  * is also publically available. As an aide to anyone hacking on this
  43  * driver the list of errata that are relevant is below, going back to
  44  * PIIX4. Older device documentation is now a bit tricky to find.
  45  *
  46  * The chipsets all follow very much the same design. The orginal Triton
  47  * series chipsets do _not_ support independant device timings, but this
  48  * is fixed in Triton II. With the odd mobile exception the chips then
  49  * change little except in gaining more modes until SATA arrives. This
  50  * driver supports only the chips with independant timing (that is those
  51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
  52  * for the early chip drivers.
  53  *
  54  * Errata of note:
  55  *
  56  * Unfixable
  57  *      PIIX4    errata #9      - Only on ultra obscure hw
  58  *      ICH3     errata #13     - Not observed to affect real hw
  59  *                                by Intel
  60  *
  61  * Things we must deal with
  62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
  63  *                                (must stop/start dma to recover)
  64  *      440MX   errata #15      - As PIIX4 errata #10
  65  *      PIIX4   errata #15      - Must not read control registers
  66  *                                during a PIO transfer
  67  *      440MX   errata #13      - As PIIX4 errata #15
  68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
  69  *      ICH0/1  errata #55      - As ICH2 errata #21
  70  *      ICH2    spec c #9       - Extra operations needed to handle
  71  *                                drive hotswap [NOT YET SUPPORTED]
  72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
  73  *                                and must be dword aligned
  74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
  75  *
  76  * Should have been BIOS fixed:
  77  *      450NX:  errata #19      - DMA hangs on old 450NX
  78  *      450NX:  errata #20      - DMA hangs on old 450NX
  79  *      450NX:  errata #25      - Corruption with DMA on old 450NX
  80  *      ICH3    errata #15      - IDE deadlock under high load
  81  *                                (BIOS must set dev 31 fn 0 bit 23)
  82  *      ICH3    errata #18      - Don't use native mode
  83  */
  84
  85 #include <linux/kernel.h>
  86 #include <linux/module.h>
  87 #include <linux/pci.h>
  88 #include <linux/init.h>
  89 #include <linux/blkdev.h>
  90 #include <linux/delay.h>
  91 #include <linux/device.h>
  92 #include <scsi/scsi_host.h>
  93 #include <linux/libata.h>
  94 #include <linux/dmi.h>
  95
  96 #define DRV_NAME        "ata_piix"
  97 #define DRV_VERSION     "2.12"
  98
  99 enum {
 100         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
 101         ICH5_PMR                = 0x90, /* port mapping register */
 102         ICH5_PCS                = 0x92, /* port control and status */
 103         PIIX_SCC                = 0x0A, /* sub-class code register */
 104         PIIX_SIDPR_BAR          = 5,
 105         PIIX_SIDPR_LEN          = 16,
 106         PIIX_SIDPR_IDX          = 0,
 107         PIIX_SIDPR_DATA         = 4,
 108
 109         PIIX_FLAG_AHCI          = (1 << 27), /* AHCI possible */
 110         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
 111         PIIX_FLAG_SIDPR         = (1 << 29), /* SATA idx/data pair regs */
 112
 113         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
 114         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
 115
 116         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
 117         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
 118
 119         /* constants for mapping table */
 120         P0                      = 0,  /* port 0 */
 121         P1                      = 1,  /* port 1 */
 122         P2                      = 2,  /* port 2 */
 123         P3                      = 3,  /* port 3 */
 124         IDE                     = -1, /* IDE */
 125         NA                      = -2, /* not avaliable */
 126         RV                      = -3, /* reserved */
 127
 128         PIIX_AHCI_DEVICE        = 6,
 129
 130         /* host->flags bits */
 131         PIIX_HOST_BROKEN_SUSPEND = (1 << 24),
 132 };
 133
 134 enum piix_controller_ids {
 135         /* controller IDs */
 136         piix_pata_mwdma,        /* PIIX3 MWDMA only */
 137         piix_pata_33,           /* PIIX4 at 33Mhz */
 138         ich_pata_33,            /* ICH up to UDMA 33 only */
 139         ich_pata_66,            /* ICH up to 66 Mhz */
 140         ich_pata_100,           /* ICH up to UDMA 100 */
 141         ich5_sata,
 142         ich6_sata,
 143         ich6_sata_ahci,
 144         ich6m_sata_ahci,
 145         ich8_sata_ahci,
 146         ich8_2port_sata,
 147         ich8m_apple_sata_ahci,  /* locks up on second port enable */
 148         tolapai_sata_ahci,
 149         piix_pata_vmw,                  /* PIIX4 for VMware, spurious DMA_ERR */
 150 };
 151
 152 struct piix_map_db {
 153         const u32 mask;
 154         const u16 port_enable;
 155         const int map[][4];
 156 };
 157
 158 struct piix_host_priv {
 159         const int *map;
 160         void __iomem *sidpr;
 161 };
 162
 163 static int piix_init_one(struct pci_dev *pdev,
 164                          const struct pci_device_id *ent);
 165 static void piix_pata_error_handler(struct ata_port *ap);
 166 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev);
 167 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 168 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 169 static int ich_pata_cable_detect(struct ata_port *ap);
 170 static u8 piix_vmw_bmdma_status(struct ata_port *ap);
 171 static int piix_sidpr_scr_read(struct ata_port *ap, unsigned int reg, u32 *val);
 172 static int piix_sidpr_scr_write(struct ata_port *ap, unsigned int reg, u32 val);
 173 static void piix_sidpr_error_handler(struct ata_port *ap);
 174 #ifdef CONFIG_PM
 175 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 176 static int piix_pci_device_resume(struct pci_dev *pdev);
 177 #endif
 178
 179 static unsigned int in_module_init = 1;
 180
 181 static const struct pci_device_id piix_pci_tbl[] = {
 182         /* Intel PIIX3 for the 430HX etc */
 183         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
 184         /* VMware ICH4 */
 185         { 0x8086, 0x7111, 0x15ad, 0x1976, 0, 0, piix_pata_vmw },
 186         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
 187         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
 188         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 189         /* Intel PIIX4 */
 190         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 191         /* Intel PIIX4 */
 192         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 193         /* Intel PIIX */
 194         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 195         /* Intel ICH (i810, i815, i840) UDMA 66*/
 196         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
 197         /* Intel ICH0 : UDMA 33*/
 198         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
 199         /* Intel ICH2M */
 200         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 201         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
 202         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 203         /*  Intel ICH3M */
 204         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 205         /* Intel ICH3 (E7500/1) UDMA 100 */
 206         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 207         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
 208         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 209         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 210         /* Intel ICH5 */
 211         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 212         /* C-ICH (i810E2) */
 213         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 214         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
 215         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 216         /* ICH6 (and 6) (i915) UDMA 100 */
 217         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 218         /* ICH7/7-R (i945, i975) UDMA 100*/
 219         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 220         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 221         /* ICH8 Mobile PATA Controller */
 222         { 0x8086, 0x2850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 223
 224         /* NOTE: The following PCI ids must be kept in sync with the
 225          * list in drivers/pci/quirks.c.
 226          */
 227
 228         /* 82801EB (ICH5) */
 229         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 230         /* 82801EB (ICH5) */
 231         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 232         /* 6300ESB (ICH5 variant with broken PCS present bits) */
 233         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 234         /* 6300ESB pretending RAID */
 235         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 236         /* 82801FB/FW (ICH6/ICH6W) */
 237         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 238         /* 82801FR/FRW (ICH6R/ICH6RW) */
 239         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 240         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented) */
 241         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
 242         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
 243         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 244         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
 245         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
 246         /* Enterprise Southbridge 2 (631xESB/632xESB) */
 247         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 248         /* SATA Controller 1 IDE (ICH8) */
 249         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 250         /* SATA Controller 2 IDE (ICH8) */
 251         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 252         /* Mobile SATA Controller IDE (ICH8M) */
 253         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 254         /* Mobile SATA Controller IDE (ICH8M), Apple */
 255         { 0x8086, 0x2828, 0x106b, 0x00a0, 0, 0, ich8m_apple_sata_ahci },
 256         /* SATA Controller IDE (ICH9) */
 257         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 258         /* SATA Controller IDE (ICH9) */
 259         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 260         /* SATA Controller IDE (ICH9) */
 261         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 262         /* SATA Controller IDE (ICH9M) */
 263         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 264         /* SATA Controller IDE (ICH9M) */
 265         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 266         /* SATA Controller IDE (ICH9M) */
 267         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 268         /* SATA Controller IDE (Tolapai) */
 269         { 0x8086, 0x5028, PCI_ANY_ID, PCI_ANY_ID, 0, 0, tolapai_sata_ahci },
 270         /* SATA Controller IDE (ICH10) */
 271         { 0x8086, 0x3a00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 272         /* SATA Controller IDE (ICH10) */
 273         { 0x8086, 0x3a06, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 274         /* SATA Controller IDE (ICH10) */
 275         { 0x8086, 0x3a20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 276         /* SATA Controller IDE (ICH10) */
 277         { 0x8086, 0x3a26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 278
 279         { }     /* terminate list */
 280 };
 281
 282 static struct pci_driver piix_pci_driver = {
 283         .name                   = DRV_NAME,
 284         .id_table               = piix_pci_tbl,
 285         .probe                  = piix_init_one,
 286         .remove                 = ata_pci_remove_one,
 287 #ifdef CONFIG_PM
 288         .suspend                = piix_pci_device_suspend,
 289         .resume                 = piix_pci_device_resume,
 290 #endif
 291 };
 292
 293 static struct scsi_host_template piix_sht = {
 294         .module                 = THIS_MODULE,
 295         .name                   = DRV_NAME,
 296         .ioctl                  = ata_scsi_ioctl,
 297         .queuecommand           = ata_scsi_queuecmd,
 298         .can_queue              = ATA_DEF_QUEUE,
 299         .this_id                = ATA_SHT_THIS_ID,
 300         .sg_tablesize           = LIBATA_MAX_PRD,
 301         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 302         .emulated               = ATA_SHT_EMULATED,
 303         .use_clustering         = ATA_SHT_USE_CLUSTERING,
 304         .proc_name              = DRV_NAME,
 305         .dma_boundary           = ATA_DMA_BOUNDARY,
 306         .slave_configure        = ata_scsi_slave_config,
 307         .slave_destroy          = ata_scsi_slave_destroy,
 308         .bios_param             = ata_std_bios_param,
 309 };
 310
 311 static const struct ata_port_operations piix_pata_ops = {
 312         .set_piomode            = piix_set_piomode,
 313         .set_dmamode            = piix_set_dmamode,
 314         .mode_filter            = ata_pci_default_filter,
 315
 316         .tf_load                = ata_tf_load,
 317         .tf_read                = ata_tf_read,
 318         .check_status           = ata_check_status,
 319         .exec_command           = ata_exec_command,
 320         .dev_select             = ata_std_dev_select,
 321
 322         .bmdma_setup            = ata_bmdma_setup,
 323         .bmdma_start            = ata_bmdma_start,
 324         .bmdma_stop             = ata_bmdma_stop,
 325         .bmdma_status           = ata_bmdma_status,
 326         .qc_prep                = ata_qc_prep,
 327         .qc_issue               = ata_qc_issue_prot,
 328         .data_xfer              = ata_data_xfer,
 329
 330         .freeze                 = ata_bmdma_freeze,
 331         .thaw                   = ata_bmdma_thaw,
 332         .error_handler          = piix_pata_error_handler,
 333         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 334         .cable_detect           = ata_cable_40wire,
 335
 336         .irq_clear              = ata_bmdma_irq_clear,
 337         .irq_on                 = ata_irq_on,
 338
 339         .port_start             = ata_sff_port_start,
 340 };
 341
 342 static const struct ata_port_operations ich_pata_ops = {
 343         .set_piomode            = piix_set_piomode,
 344         .set_dmamode            = ich_set_dmamode,
 345         .mode_filter            = ata_pci_default_filter,
 346
 347         .tf_load                = ata_tf_load,
 348         .tf_read                = ata_tf_read,
 349         .check_status           = ata_check_status,
 350         .exec_command           = ata_exec_command,
 351         .dev_select             = ata_std_dev_select,
 352
 353         .bmdma_setup            = ata_bmdma_setup,
 354         .bmdma_start            = ata_bmdma_start,
 355         .bmdma_stop             = ata_bmdma_stop,
 356         .bmdma_status           = ata_bmdma_status,
 357         .qc_prep                = ata_qc_prep,
 358         .qc_issue               = ata_qc_issue_prot,
 359         .data_xfer              = ata_data_xfer,
 360
 361         .freeze                 = ata_bmdma_freeze,
 362         .thaw                   = ata_bmdma_thaw,
 363         .error_handler          = piix_pata_error_handler,
 364         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 365         .cable_detect           = ich_pata_cable_detect,
 366
 367         .irq_clear              = ata_bmdma_irq_clear,
 368         .irq_on                 = ata_irq_on,
 369
 370         .port_start             = ata_sff_port_start,
 371 };
 372
 373 static const struct ata_port_operations piix_sata_ops = {
 374         .tf_load                = ata_tf_load,
 375         .tf_read                = ata_tf_read,
 376         .check_status           = ata_check_status,
 377         .exec_command           = ata_exec_command,
 378         .dev_select             = ata_std_dev_select,
 379
 380         .bmdma_setup            = ata_bmdma_setup,
 381         .bmdma_start            = ata_bmdma_start,
 382         .bmdma_stop             = ata_bmdma_stop,
 383         .bmdma_status           = ata_bmdma_status,
 384         .qc_prep                = ata_qc_prep,
 385         .qc_issue               = ata_qc_issue_prot,
 386         .data_xfer              = ata_data_xfer,
 387
 388         .mode_filter            = ata_pci_default_filter,
 389         .freeze                 = ata_bmdma_freeze,
 390         .thaw                   = ata_bmdma_thaw,
 391         .error_handler          = ata_bmdma_error_handler,
 392         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 393
 394         .irq_clear              = ata_bmdma_irq_clear,
 395         .irq_on                 = ata_irq_on,
 396
 397         .port_start             = ata_sff_port_start,
 398 };
 399
 400 static const struct ata_port_operations piix_vmw_ops = {
 401         .set_piomode            = piix_set_piomode,
 402         .set_dmamode            = piix_set_dmamode,
 403         .mode_filter            = ata_pci_default_filter,
 404
 405         .tf_load                = ata_tf_load,
 406         .tf_read                = ata_tf_read,
 407         .check_status           = ata_check_status,
 408         .exec_command           = ata_exec_command,
 409         .dev_select             = ata_std_dev_select,
 410
 411         .bmdma_setup            = ata_bmdma_setup,
 412         .bmdma_start            = ata_bmdma_start,
 413         .bmdma_stop             = ata_bmdma_stop,
 414         .bmdma_status           = piix_vmw_bmdma_status,
 415         .qc_prep                = ata_qc_prep,
 416         .qc_issue               = ata_qc_issue_prot,
 417         .data_xfer              = ata_data_xfer,
 418
 419         .freeze                 = ata_bmdma_freeze,
 420         .thaw                   = ata_bmdma_thaw,
 421         .error_handler          = piix_pata_error_handler,
 422         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 423         .cable_detect           = ata_cable_40wire,
 424
 425         .irq_handler            = ata_interrupt,
 426         .irq_clear              = ata_bmdma_irq_clear,
 427         .irq_on                 = ata_irq_on,
 428
 429         .port_start             = ata_sff_port_start,
 430 };
 431
 432 static const struct ata_port_operations piix_sidpr_sata_ops = {
 433         .tf_load                = ata_tf_load,
 434         .tf_read                = ata_tf_read,
 435         .check_status           = ata_check_status,
 436         .exec_command           = ata_exec_command,
 437         .dev_select             = ata_std_dev_select,
 438
 439         .bmdma_setup            = ata_bmdma_setup,
 440         .bmdma_start            = ata_bmdma_start,
 441         .bmdma_stop             = ata_bmdma_stop,
 442         .bmdma_status           = ata_bmdma_status,
 443         .qc_prep                = ata_qc_prep,
 444         .qc_issue               = ata_qc_issue_prot,
 445         .data_xfer              = ata_data_xfer,
 446
 447         .scr_read               = piix_sidpr_scr_read,
 448         .scr_write              = piix_sidpr_scr_write,
 449
 450         .mode_filter            = ata_pci_default_filter,
 451         .freeze                 = ata_bmdma_freeze,
 452         .thaw                   = ata_bmdma_thaw,
 453         .error_handler          = piix_sidpr_error_handler,
 454         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 455
 456         .irq_clear              = ata_bmdma_irq_clear,
 457         .irq_on                 = ata_irq_on,
 458
 459         .port_start             = ata_sff_port_start,
 460 };
 461
 462 static const struct piix_map_db ich5_map_db = {
 463         .mask = 0x7,
 464         .port_enable = 0x3,
 465         .map = {
 466                 /* PM   PS   SM   SS       MAP  */
 467                 {  P0,  NA,  P1,  NA }, /* 000b */
 468                 {  P1,  NA,  P0,  NA }, /* 001b */
 469                 {  RV,  RV,  RV,  RV },
 470                 {  RV,  RV,  RV,  RV },
 471                 {  P0,  P1, IDE, IDE }, /* 100b */
 472                 {  P1,  P0, IDE, IDE }, /* 101b */
 473                 { IDE, IDE,  P0,  P1 }, /* 110b */
 474                 { IDE, IDE,  P1,  P0 }, /* 111b */
 475         },
 476 };
 477
 478 static const struct piix_map_db ich6_map_db = {
 479         .mask = 0x3,
 480         .port_enable = 0xf,
 481         .map = {
 482                 /* PM   PS   SM   SS       MAP */
 483                 {  P0,  P2,  P1,  P3 }, /* 00b */
 484                 { IDE, IDE,  P1,  P3 }, /* 01b */
 485                 {  P0,  P2, IDE, IDE }, /* 10b */
 486                 {  RV,  RV,  RV,  RV },
 487         },
 488 };
 489
 490 static const struct piix_map_db ich6m_map_db = {
 491         .mask = 0x3,
 492         .port_enable = 0x5,
 493
 494         /* Map 01b isn't specified in the doc but some notebooks use
 495          * it anyway.  MAP 01b have been spotted on both ICH6M and
 496          * ICH7M.
 497          */
 498         .map = {
 499                 /* PM   PS   SM   SS       MAP */
 500                 {  P0,  P2,  NA,  NA }, /* 00b */
 501                 { IDE, IDE,  P1,  P3 }, /* 01b */
 502                 {  P0,  P2, IDE, IDE }, /* 10b */
 503                 {  RV,  RV,  RV,  RV },
 504         },
 505 };
 506
 507 static const struct piix_map_db ich8_map_db = {
 508         .mask = 0x3,
 509         .port_enable = 0xf,
 510         .map = {
 511                 /* PM   PS   SM   SS       MAP */
 512                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
 513                 {  RV,  RV,  RV,  RV },
 514                 {  P0,  P2, IDE, IDE }, /* 10b (IDE mode) */
 515                 {  RV,  RV,  RV,  RV },
 516         },
 517 };
 518
 519 static const struct piix_map_db ich8_2port_map_db = {
 520         .mask = 0x3,
 521         .port_enable = 0x3,
 522         .map = {
 523                 /* PM   PS   SM   SS       MAP */
 524                 {  P0,  NA,  P1,  NA }, /* 00b */
 525                 {  RV,  RV,  RV,  RV }, /* 01b */
 526                 {  RV,  RV,  RV,  RV }, /* 10b */
 527                 {  RV,  RV,  RV,  RV },
 528         },
 529 };
 530
 531 static const struct piix_map_db ich8m_apple_map_db = {
 532         .mask = 0x3,
 533         .port_enable = 0x1,
 534         .map = {
 535                 /* PM   PS   SM   SS       MAP */
 536                 {  P0,  NA,  NA,  NA }, /* 00b */
 537                 {  RV,  RV,  RV,  RV },
 538                 {  P0,  P2, IDE, IDE }, /* 10b */
 539                 {  RV,  RV,  RV,  RV },
 540         },
 541 };
 542
 543 static const struct piix_map_db tolapai_map_db = {
 544         .mask = 0x3,
 545         .port_enable = 0x3,
 546         .map = {
 547                 /* PM   PS   SM   SS       MAP */
 548                 {  P0,  NA,  P1,  NA }, /* 00b */
 549                 {  RV,  RV,  RV,  RV }, /* 01b */
 550                 {  RV,  RV,  RV,  RV }, /* 10b */
 551                 {  RV,  RV,  RV,  RV },
 552         },
 553 };
 554
 555 static const struct piix_map_db *piix_map_db_table[] = {
 556         [ich5_sata]             = &ich5_map_db,
 557         [ich6_sata]             = &ich6_map_db,
 558         [ich6_sata_ahci]        = &ich6_map_db,
 559         [ich6m_sata_ahci]       = &ich6m_map_db,
 560         [ich8_sata_ahci]        = &ich8_map_db,
 561         [ich8_2port_sata]       = &ich8_2port_map_db,
 562         [ich8m_apple_sata_ahci] = &ich8m_apple_map_db,
 563         [tolapai_sata_ahci]     = &tolapai_map_db,
 564 };
 565
 566 static struct ata_port_info piix_port_info[] = {
 567         [piix_pata_mwdma] =     /* PIIX3 MWDMA only */
 568         {
 569                 .flags          = PIIX_PATA_FLAGS,
 570                 .pio_mask       = 0x1f, /* pio0-4 */
 571                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 572                 .port_ops       = &piix_pata_ops,
 573         },
 574
 575         [piix_pata_33] =        /* PIIX4 at 33MHz */
 576         {
 577                 .flags          = PIIX_PATA_FLAGS,
 578                 .pio_mask       = 0x1f, /* pio0-4 */
 579                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 580                 .udma_mask      = ATA_UDMA_MASK_40C,
 581                 .port_ops       = &piix_pata_ops,
 582         },
 583
 584         [ich_pata_33] =         /* ICH0 - ICH at 33Mhz*/
 585         {
 586                 .flags          = PIIX_PATA_FLAGS,
 587                 .pio_mask       = 0x1f, /* pio 0-4 */
 588                 .mwdma_mask     = 0x06, /* Check: maybe 0x07  */
 589                 .udma_mask      = ATA_UDMA2, /* UDMA33 */
 590                 .port_ops       = &ich_pata_ops,
 591         },
 592
 593         [ich_pata_66] =         /* ICH controllers up to 66MHz */
 594         {
 595                 .flags          = PIIX_PATA_FLAGS,
 596                 .pio_mask       = 0x1f, /* pio 0-4 */
 597                 .mwdma_mask     = 0x06, /* MWDMA0 is broken on chip */
 598                 .udma_mask      = ATA_UDMA4,
 599                 .port_ops       = &ich_pata_ops,
 600         },
 601
 602         [ich_pata_100] =
 603         {
 604                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 605                 .pio_mask       = 0x1f, /* pio0-4 */
 606                 .mwdma_mask     = 0x06, /* mwdma1-2 */
 607                 .udma_mask      = ATA_UDMA5, /* udma0-5 */
 608                 .port_ops       = &ich_pata_ops,
 609         },
 610
 611         [ich5_sata] =
 612         {
 613                 .flags          = PIIX_SATA_FLAGS,
 614                 .pio_mask       = 0x1f, /* pio0-4 */
 615                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 616                 .udma_mask      = ATA_UDMA6,
 617                 .port_ops       = &piix_sata_ops,
 618         },
 619
 620         [ich6_sata] =
 621         {
 622                 .flags          = PIIX_SATA_FLAGS,
 623                 .pio_mask       = 0x1f, /* pio0-4 */
 624                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 625                 .udma_mask      = ATA_UDMA6,
 626                 .port_ops       = &piix_sata_ops,
 627         },
 628
 629         [ich6_sata_ahci] =
 630         {
 631                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI,
 632                 .pio_mask       = 0x1f, /* pio0-4 */
 633                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 634                 .udma_mask      = ATA_UDMA6,
 635                 .port_ops       = &piix_sata_ops,
 636         },
 637
 638         [ich6m_sata_ahci] =
 639         {
 640                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI,
 641                 .pio_mask       = 0x1f, /* pio0-4 */
 642                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 643                 .udma_mask      = ATA_UDMA6,
 644                 .port_ops       = &piix_sata_ops,
 645         },
 646
 647         [ich8_sata_ahci] =
 648         {
 649                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI |
 650                                   PIIX_FLAG_SIDPR,
 651                 .pio_mask       = 0x1f, /* pio0-4 */
 652                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 653                 .udma_mask      = ATA_UDMA6,
 654                 .port_ops       = &piix_sata_ops,
 655         },
 656
 657         [ich8_2port_sata] =
 658         {
 659                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI |
 660                                   PIIX_FLAG_SIDPR,
 661                 .pio_mask       = 0x1f, /* pio0-4 */
 662                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 663                 .udma_mask      = ATA_UDMA6,
 664                 .port_ops       = &piix_sata_ops,
 665         },
 666
 667         [tolapai_sata_ahci] =
 668         {
 669                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI,
 670                 .pio_mask       = 0x1f, /* pio0-4 */
 671                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 672                 .udma_mask      = ATA_UDMA6,
 673                 .port_ops       = &piix_sata_ops,
 674         },
 675
 676         [ich8m_apple_sata_ahci] =
 677         {
 678                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI |
 679                                   PIIX_FLAG_SIDPR,
 680                 .pio_mask       = 0x1f, /* pio0-4 */
 681                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 682                 .udma_mask      = ATA_UDMA6,
 683                 .port_ops       = &piix_sata_ops,
 684         },
 685
 686         [piix_pata_vmw] =
 687         {
 688                 .flags          = PIIX_PATA_FLAGS,
 689                 .pio_mask       = 0x1f, /* pio0-4 */
 690                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 691                 .udma_mask      = ATA_UDMA_MASK_40C,
 692                 .port_ops       = &piix_vmw_ops,
 693         },
 694
 695 };
 696
 697 static struct pci_bits piix_enable_bits[] = {
 698         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
 699         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
 700 };
 701
 702 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
 703 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
 704 MODULE_LICENSE("GPL");
 705 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
 706 MODULE_VERSION(DRV_VERSION);
 707
 708 struct ich_laptop {
 709         u16 device;
 710         u16 subvendor;
 711         u16 subdevice;
 712 };
 713
 714 /*
 715  *      List of laptops that use short cables rather than 80 wire
 716  */
 717
 718 static const struct ich_laptop ich_laptop[] = {
 719         /* devid, subvendor, subdev */
 720         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
 721         { 0x27DF, 0x1025, 0x0102 },     /* ICH7 on Acer 5602aWLMi */
 722         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
 723         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
 724         { 0x27DF, 0x103C, 0x30A1 },     /* ICH7 on HP Compaq nc2400 */
 725         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on ACER Aspire 2023WLMi */
 726         /* end marker */
 727         { 0, }
 728 };
 729
 730 /**
 731  *      ich_pata_cable_detect - Probe host controller cable detect info
 732  *      @ap: Port for which cable detect info is desired
 733  *
 734  *      Read 80c cable indicator from ATA PCI device's PCI config
 735  *      register.  This register is normally set by firmware (BIOS).
 736  *
 737  *      LOCKING:
 738  *      None (inherited from caller).
 739  */
 740
 741 static int ich_pata_cable_detect(struct ata_port *ap)
 742 {
 743         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 744         const struct ich_laptop *lap = &ich_laptop[0];
 745         u8 tmp, mask;
 746
 747         /* Check for specials - Acer Aspire 5602WLMi */
 748         while (lap->device) {
 749                 if (lap->device == pdev->device &&
 750                     lap->subvendor == pdev->subsystem_vendor &&
 751                     lap->subdevice == pdev->subsystem_device)
 752                         return ATA_CBL_PATA40_SHORT;
 753
 754                 lap++;
 755         }
 756
 757         /* check BIOS cable detect results */
 758         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
 759         pci_read_config_byte(pdev, PIIX_IOCFG, &tmp);
 760         if ((tmp & mask) == 0)
 761                 return ATA_CBL_PATA40;
 762         return ATA_CBL_PATA80;
 763 }
 764
 765 /**
 766  *      piix_pata_prereset - prereset for PATA host controller
 767  *      @link: Target link
 768  *      @deadline: deadline jiffies for the operation
 769  *
 770  *      LOCKING:
 771  *      None (inherited from caller).
 772  */
 773 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline)
 774 {
 775         struct ata_port *ap = link->ap;
 776         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 777
 778         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
 779                 return -ENOENT;
 780         return ata_std_prereset(link, deadline);
 781 }
 782
 783 static void piix_pata_error_handler(struct ata_port *ap)
 784 {
 785         ata_bmdma_drive_eh(ap, piix_pata_prereset, ata_std_softreset, NULL,
 786                            ata_std_postreset);
 787 }
 788
 789 /**
 790  *      piix_set_piomode - Initialize host controller PATA PIO timings
 791  *      @ap: Port whose timings we are configuring
 792  *      @adev: um
 793  *
 794  *      Set PIO mode for device, in host controller PCI config space.
 795  *
 796  *      LOCKING:
 797  *      None (inherited from caller).
 798  */
 799
 800 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev)
 801 {
 802         unsigned int pio        = adev->pio_mode - XFER_PIO_0;
 803         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 804         unsigned int is_slave   = (adev->devno != 0);
 805         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
 806         unsigned int slave_port = 0x44;
 807         u16 master_data;
 808         u8 slave_data;
 809         u8 udma_enable;
 810         int control = 0;
 811
 812         /*
 813          *      See Intel Document 298600-004 for the timing programing rules
 814          *      for ICH controllers.
 815          */
 816
 817         static const     /* ISP  RTC */
 818         u8 timings[][2] = { { 0, 0 },
 819                             { 0, 0 },
 820                             { 1, 0 },
 821                             { 2, 1 },
 822                             { 2, 3 }, };
 823
 824         if (pio >= 2)
 825                 control |= 1;   /* TIME1 enable */
 826         if (ata_pio_need_iordy(adev))
 827                 control |= 2;   /* IE enable */
 828
 829         /* Intel specifies that the PPE functionality is for disk only */
 830         if (adev->class == ATA_DEV_ATA)
 831                 control |= 4;   /* PPE enable */
 832
 833         /* PIO configuration clears DTE unconditionally.  It will be
 834          * programmed in set_dmamode which is guaranteed to be called
 835          * after set_piomode if any DMA mode is available.
 836          */
 837         pci_read_config_word(dev, master_port, &master_data);
 838         if (is_slave) {
 839                 /* clear TIME1|IE1|PPE1|DTE1 */
 840                 master_data &= 0xff0f;
 841                 /* Enable SITRE (separate slave timing register) */
 842                 master_data |= 0x4000;
 843                 /* enable PPE1, IE1 and TIME1 as needed */
 844                 master_data |= (control << 4);
 845                 pci_read_config_byte(dev, slave_port, &slave_data);
 846                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
 847                 /* Load the timing nibble for this slave */
 848                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1])
 849                                                 << (ap->port_no ? 4 : 0);
 850         } else {
 851                 /* clear ISP|RCT|TIME0|IE0|PPE0|DTE0 */
 852                 master_data &= 0xccf0;
 853                 /* Enable PPE, IE and TIME as appropriate */
 854                 master_data |= control;
 855                 /* load ISP and RCT */
 856                 master_data |=
 857                         (timings[pio][0] << 12) |
 858                         (timings[pio][1] << 8);
 859         }
 860         pci_write_config_word(dev, master_port, master_data);
 861         if (is_slave)
 862                 pci_write_config_byte(dev, slave_port, slave_data);
 863
 864         /* Ensure the UDMA bit is off - it will be turned back on if
 865            UDMA is selected */
 866
 867         if (ap->udma_mask) {
 868                 pci_read_config_byte(dev, 0x48, &udma_enable);
 869                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
 870                 pci_write_config_byte(dev, 0x48, udma_enable);
 871         }
 872 }
 873
 874 /**
 875  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
 876  *      @ap: Port whose timings we are configuring
 877  *      @adev: Drive in question
 878  *      @udma: udma mode, 0 - 6
 879  *      @isich: set if the chip is an ICH device
 880  *
 881  *      Set UDMA mode for device, in host controller PCI config space.
 882  *
 883  *      LOCKING:
 884  *      None (inherited from caller).
 885  */
 886
 887 static void do_pata_set_dmamode(struct ata_port *ap, struct ata_device *adev, int isich)
 888 {
 889         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 890         u8 master_port          = ap->port_no ? 0x42 : 0x40;
 891         u16 master_data;
 892         u8 speed                = adev->dma_mode;
 893         int devid               = adev->devno + 2 * ap->port_no;
 894         u8 udma_enable          = 0;
 895
 896         static const     /* ISP  RTC */
 897         u8 timings[][2] = { { 0, 0 },
 898                             { 0, 0 },
 899                             { 1, 0 },
 900                             { 2, 1 },
 901                             { 2, 3 }, };
 902
 903         pci_read_config_word(dev, master_port, &master_data);
 904         if (ap->udma_mask)
 905                 pci_read_config_byte(dev, 0x48, &udma_enable);
 906
 907         if (speed >= XFER_UDMA_0) {
 908                 unsigned int udma = adev->dma_mode - XFER_UDMA_0;
 909                 u16 udma_timing;
 910                 u16 ideconf;
 911                 int u_clock, u_speed;
 912
 913                 /*
 914                  * UDMA is handled by a combination of clock switching and
 915                  * selection of dividers
 916                  *
 917                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
 918                  *             except UDMA0 which is 00
 919                  */
 920                 u_speed = min(2 - (udma & 1), udma);
 921                 if (udma == 5)
 922                         u_clock = 0x1000;       /* 100Mhz */
 923                 else if (udma > 2)
 924                         u_clock = 1;            /* 66Mhz */
 925                 else
 926                         u_clock = 0;            /* 33Mhz */
 927
 928                 udma_enable |= (1 << devid);
 929
 930                 /* Load the CT/RP selection */
 931                 pci_read_config_word(dev, 0x4A, &udma_timing);
 932                 udma_timing &= ~(3 << (4 * devid));
 933                 udma_timing |= u_speed << (4 * devid);
 934                 pci_write_config_word(dev, 0x4A, udma_timing);
 935
 936                 if (isich) {
 937                         /* Select a 33/66/100Mhz clock */
 938                         pci_read_config_word(dev, 0x54, &ideconf);
 939                         ideconf &= ~(0x1001 << devid);
 940                         ideconf |= u_clock << devid;
 941                         /* For ICH or later we should set bit 10 for better
 942                            performance (WR_PingPong_En) */
 943                         pci_write_config_word(dev, 0x54, ideconf);
 944                 }
 945         } else {
 946                 /*
 947                  * MWDMA is driven by the PIO timings. We must also enable
 948                  * IORDY unconditionally along with TIME1. PPE has already
 949                  * been set when the PIO timing was set.
 950                  */
 951                 unsigned int mwdma      = adev->dma_mode - XFER_MW_DMA_0;
 952                 unsigned int control;
 953                 u8 slave_data;
 954                 const unsigned int needed_pio[3] = {
 955                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
 956                 };
 957                 int pio = needed_pio[mwdma] - XFER_PIO_0;
 958
 959                 control = 3;    /* IORDY|TIME1 */
 960
 961                 /* If the drive MWDMA is faster than it can do PIO then
 962                    we must force PIO into PIO0 */
 963
 964                 if (adev->pio_mode < needed_pio[mwdma])
 965                         /* Enable DMA timing only */
 966                         control |= 8;   /* PIO cycles in PIO0 */
 967
 968                 if (adev->devno) {      /* Slave */
 969                         master_data &= 0xFF4F;  /* Mask out IORDY|TIME1|DMAONLY */
 970                         master_data |= control << 4;
 971                         pci_read_config_byte(dev, 0x44, &slave_data);
 972                         slave_data &= (ap->port_no ? 0x0f : 0xf0);
 973                         /* Load the matching timing */
 974                         slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
 975                         pci_write_config_byte(dev, 0x44, slave_data);
 976                 } else {        /* Master */
 977                         master_data &= 0xCCF4;  /* Mask out IORDY|TIME1|DMAONLY
 978                                                    and master timing bits */
 979                         master_data |= control;
 980                         master_data |=
 981                                 (timings[pio][0] << 12) |
 982                                 (timings[pio][1] << 8);
 983                 }
 984
 985                 if (ap->udma_mask) {
 986                         udma_enable &= ~(1 << devid);
 987                         pci_write_config_word(dev, master_port, master_data);
 988                 }
 989         }
 990         /* Don't scribble on 0x48 if the controller does not support UDMA */
 991         if (ap->udma_mask)
 992                 pci_write_config_byte(dev, 0x48, udma_enable);
 993 }
 994
 995 /**
 996  *      piix_set_dmamode - Initialize host controller PATA DMA timings
 997  *      @ap: Port whose timings we are configuring
 998  *      @adev: um
 999  *
1000  *      Set MW/UDMA mode for device, in host controller PCI config space.
1001  *
1002  *      LOCKING:
1003  *      None (inherited from caller).
1004  */
1005
1006 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev)
1007 {
1008         do_pata_set_dmamode(ap, adev, 0);
1009 }
1010
1011 /**
1012  *      ich_set_dmamode - Initialize host controller PATA DMA timings
1013  *      @ap: Port whose timings we are configuring
1014  *      @adev: um
1015  *
1016  *      Set MW/UDMA mode for device, in host controller PCI config space.
1017  *
1018  *      LOCKING:
1019  *      None (inherited from caller).
1020  */
1021
1022 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev)
1023 {
1024         do_pata_set_dmamode(ap, adev, 1);
1025 }
1026
1027 /*
1028  * Serial ATA Index/Data Pair Superset Registers access
1029  *
1030  * Beginning from ICH8, there's a sane way to access SCRs using index
1031  * and data register pair located at BAR5.  This creates an
1032  * interesting problem of mapping two SCRs to one port.
1033  *
1034  * Although they have separate SCRs, the master and slave aren't
1035  * independent enough to be treated as separate links - e.g. softreset
1036  * resets both.  Also, there's no protocol defined for hard resetting
1037  * singled device sharing the virtual port (no defined way to acquire
1038  * device signature).  This is worked around by merging the SCR values
1039  * into one sensible value and requesting follow-up SRST after
1040  * hardreset.
1041  *
1042  * SCR merging is perfomed in nibbles which is the unit contents in
1043  * SCRs are organized.  If two values are equal, the value is used.
1044  * When they differ, merge table which lists precedence of possible
1045  * values is consulted and the first match or the last entry when
1046  * nothing matches is used.  When there's no merge table for the
1047  * specific nibble, value from the first port is used.
1048  */
1049 static const int piix_sidx_map[] = {
1050         [SCR_STATUS]    = 0,
1051         [SCR_ERROR]     = 2,
1052         [SCR_CONTROL]   = 1,
1053 };
1054
1055 static void piix_sidpr_sel(struct ata_device *dev, unsigned int reg)
1056 {
1057         struct ata_port *ap = dev->link->ap;
1058         struct piix_host_priv *hpriv = ap->host->private_data;
1059
1060         iowrite32(((ap->port_no * 2 + dev->devno) << 8) | piix_sidx_map[reg],
1061                   hpriv->sidpr + PIIX_SIDPR_IDX);
1062 }
1063
1064 static int piix_sidpr_read(struct ata_device *dev, unsigned int reg)
1065 {
1066         struct piix_host_priv *hpriv = dev->link->ap->host->private_data;
1067
1068         piix_sidpr_sel(dev, reg);
1069         return ioread32(hpriv->sidpr + PIIX_SIDPR_DATA);
1070 }
1071
1072 static void piix_sidpr_write(struct ata_device *dev, unsigned int reg, u32 val)
1073 {
1074         struct piix_host_priv *hpriv = dev->link->ap->host->private_data;
1075
1076         piix_sidpr_sel(dev, reg);
1077         iowrite32(val, hpriv->sidpr + PIIX_SIDPR_DATA);
1078 }
1079
1080 static u32 piix_merge_scr(u32 val0, u32 val1, const int * const *merge_tbl)
1081 {
1082         u32 val = 0;
1083         int i, mi;
1084
1085         for (i = 0, mi = 0; i < 32 / 4; i++) {
1086                 u8 c0 = (val0 >> (i * 4)) & 0xf;
1087                 u8 c1 = (val1 >> (i * 4)) & 0xf;
1088                 u8 merged = c0;
1089                 const int *cur;
1090
1091                 /* if no merge preference, assume the first value */
1092                 cur = merge_tbl[mi];
1093                 if (!cur)
1094                         goto done;
1095                 mi++;
1096
1097                 /* if two values equal, use it */
1098                 if (c0 == c1)
1099                         goto done;
1100
1101                 /* choose the first match or the last from the merge table */
1102                 while (*cur != -1) {
1103                         if (c0 == *cur || c1 == *cur)
1104                                 break;
1105                         cur++;
1106                 }
1107                 if (*cur == -1)
1108                         cur--;
1109                 merged = *cur;
1110         done:
1111                 val |= merged << (i * 4);
1112         }
1113
1114         return val;
1115 }
1116
1117 static int piix_sidpr_scr_read(struct ata_port *ap, unsigned int reg, u32 *val)
1118 {
1119         const int * const sstatus_merge_tbl[] = {
1120                 /* DET */ (const int []){ 1, 3, 0, 4, 3, -1 },
1121                 /* SPD */ (const int []){ 2, 1, 0, -1 },
1122                 /* IPM */ (const int []){ 6, 2, 1, 0, -1 },
1123                 NULL,
1124         };
1125         const int * const scontrol_merge_tbl[] = {
1126                 /* DET */ (const int []){ 1, 0, 4, 0, -1 },
1127                 /* SPD */ (const int []){ 0, 2, 1, 0, -1 },
1128                 /* IPM */ (const int []){ 0, 1, 2, 3, 0, -1 },
1129                 NULL,
1130         };
1131         u32 v0, v1;
1132
1133         if (reg >= ARRAY_SIZE(piix_sidx_map))
1134                 return -EINVAL;
1135
1136         if (!(ap->flags & ATA_FLAG_SLAVE_POSS)) {
1137                 *val = piix_sidpr_read(&ap->link.device[0], reg);
1138                 return 0;
1139         }
1140
1141         v0 = piix_sidpr_read(&ap->link.device[0], reg);
1142         v1 = piix_sidpr_read(&ap->link.device[1], reg);
1143
1144         switch (reg) {
1145         case SCR_STATUS:
1146                 *val = piix_merge_scr(v0, v1, sstatus_merge_tbl);
1147                 break;
1148         case SCR_ERROR:
1149                 *val = v0 | v1;
1150                 break;
1151         case SCR_CONTROL:
1152                 *val = piix_merge_scr(v0, v1, scontrol_merge_tbl);
1153                 break;
1154         }
1155
1156         return 0;
1157 }
1158
1159 static int piix_sidpr_scr_write(struct ata_port *ap, unsigned int reg, u32 val)
1160 {
1161         if (reg >= ARRAY_SIZE(piix_sidx_map))
1162                 return -EINVAL;
1163
1164         piix_sidpr_write(&ap->link.device[0], reg, val);
1165
1166         if (ap->flags & ATA_FLAG_SLAVE_POSS)
1167                 piix_sidpr_write(&ap->link.device[1], reg, val);
1168
1169         return 0;
1170 }
1171
1172 static int piix_sidpr_hardreset(struct ata_link *link, unsigned int *class,
1173                                 unsigned long deadline)
1174 {
1175         const unsigned long *timing = sata_ehc_deb_timing(&link->eh_context);
1176         int rc;
1177
1178         /* do hardreset */
1179         rc = sata_link_hardreset(link, timing, deadline);
1180         if (rc) {
1181                 ata_link_printk(link, KERN_ERR,
1182                                 "COMRESET failed (errno=%d)\n", rc);
1183                 return rc;
1184         }
1185
1186         /* TODO: phy layer with polling, timeouts, etc. */
1187         if (ata_link_offline(link)) {
1188                 *class = ATA_DEV_NONE;
1189                 return 0;
1190         }
1191
1192         return -EAGAIN;
1193 }
1194
1195 static void piix_sidpr_error_handler(struct ata_port *ap)
1196 {
1197         ata_bmdma_drive_eh(ap, ata_std_prereset, ata_std_softreset,
1198                            piix_sidpr_hardreset, ata_std_postreset);
1199 }
1200
1201 #ifdef CONFIG_PM
1202 static int piix_broken_suspend(void)
1203 {
1204         static const struct dmi_system_id sysids[] = {
1205                 {
1206                         .ident = "TECRA M3",
1207                         .matches = {
1208                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1209                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M3"),
1210                         },
1211                 },
1212                 {
1213                         .ident = "TECRA M3",
1214                         .matches = {
1215                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1216                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M3"),
1217                         },
1218                 },
1219                 {
1220                         .ident = "TECRA M4",
1221                         .matches = {
1222                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1223                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M4"),
1224                         },
1225                 },
1226                 {
1227                         .ident = "TECRA M5",
1228                         .matches = {
1229                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1230                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M5"),
1231                         },
1232                 },
1233                 {
1234                         .ident = "TECRA M6",
1235                         .matches = {
1236                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1237                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M6"),
1238                         },
1239                 },
1240                 {
1241                         .ident = "TECRA M7",
1242                         .matches = {
1243                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1244                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M7"),
1245                         },
1246                 },
1247                 {
1248                         .ident = "TECRA A8",
1249                         .matches = {
1250                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1251                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA A8"),
1252                         },
1253                 },
1254                 {
1255                         .ident = "Satellite R20",
1256                         .matches = {
1257                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1258                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R20"),
1259                         },
1260                 },
1261                 {
1262                         .ident = "Satellite R25",
1263                         .matches = {
1264                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1265                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R25"),
1266                         },
1267                 },
1268                 {
1269                         .ident = "Satellite U200",
1270                         .matches = {
1271                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1272                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U200"),
1273                         },
1274                 },
1275                 {
1276                         .ident = "Satellite U200",
1277                         .matches = {
1278                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1279                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U200"),
1280                         },
1281                 },
1282                 {
1283                         .ident = "Satellite Pro U200",
1284                         .matches = {
1285                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1286                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE PRO U200"),
1287                         },
1288                 },
1289                 {
1290                         .ident = "Satellite U205",
1291                         .matches = {
1292                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1293                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U205"),
1294                         },
1295                 },
1296                 {
1297                         .ident = "SATELLITE U205",
1298                         .matches = {
1299                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1300                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U205"),
1301                         },
1302                 },
1303                 {
1304                         .ident = "Portege M500",
1305                         .matches = {
1306                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1307                                 DMI_MATCH(DMI_PRODUCT_NAME, "PORTEGE M500"),
1308                         },
1309                 },
1310
1311                 { }     /* terminate list */
1312         };
1313         static const char *oemstrs[] = {
1314                 "Tecra M3,",
1315         };
1316         int i;
1317
1318         if (dmi_check_system(sysids))
1319                 return 1;
1320
1321         for (i = 0; i < ARRAY_SIZE(oemstrs); i++)
1322                 if (dmi_find_device(DMI_DEV_TYPE_OEM_STRING, oemstrs[i], NULL))
1323                         return 1;
1324
1325         return 0;
1326 }
1327
1328 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1329 {
1330         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1331         unsigned long flags;
1332         int rc = 0;
1333
1334         rc = ata_host_suspend(host, mesg);
1335         if (rc)
1336                 return rc;
1337
1338         /* Some braindamaged ACPI suspend implementations expect the
1339          * controller to be awake on entry; otherwise, it burns cpu
1340          * cycles and power trying to do something to the sleeping
1341          * beauty.
1342          */
1343         if (piix_broken_suspend() && (mesg.event & PM_EVENT_SLEEP)) {
1344                 pci_save_state(pdev);
1345
1346                 /* mark its power state as "unknown", since we don't
1347                  * know if e.g. the BIOS will change its device state
1348                  * when we suspend.
1349                  */
1350                 if (pdev->current_state == PCI_D0)
1351                         pdev->current_state = PCI_UNKNOWN;
1352
1353                 /* tell resume that it's waking up from broken suspend */
1354                 spin_lock_irqsave(&host->lock, flags);
1355                 host->flags |= PIIX_HOST_BROKEN_SUSPEND;
1356                 spin_unlock_irqrestore(&host->lock, flags);
1357         } else
1358                 ata_pci_device_do_suspend(pdev, mesg);
1359
1360         return 0;
1361 }
1362
1363 static int piix_pci_device_resume(struct pci_dev *pdev)
1364 {
1365         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1366         unsigned long flags;
1367         int rc;
1368
1369         if (host->flags & PIIX_HOST_BROKEN_SUSPEND) {
1370                 spin_lock_irqsave(&host->lock, flags);
1371                 host->flags &= ~PIIX_HOST_BROKEN_SUSPEND;
1372                 spin_unlock_irqrestore(&host->lock, flags);
1373
1374                 pci_set_power_state(pdev, PCI_D0);
1375                 pci_restore_state(pdev);
1376
1377                 /* PCI device wasn't disabled during suspend.  Use
1378                  * pci_reenable_device() to avoid affecting the enable
1379                  * count.
1380                  */
1381                 rc = pci_reenable_device(pdev);
1382                 if (rc)
1383                         dev_printk(KERN_ERR, &pdev->dev, "failed to enable "
1384                                    "device after resume (%d)\n", rc);
1385         } else
1386                 rc = ata_pci_device_do_resume(pdev);
1387
1388         if (rc == 0)
1389                 ata_host_resume(host);
1390
1391         return rc;
1392 }
1393 #endif
1394
1395 static u8 piix_vmw_bmdma_status(struct ata_port *ap)
1396 {
1397         return ata_bmdma_status(ap) & ~ATA_DMA_ERR;
1398 }
1399
1400 #define AHCI_PCI_BAR 5
1401 #define AHCI_GLOBAL_CTL 0x04
1402 #define AHCI_ENABLE (1 << 31)
1403 static int piix_disable_ahci(struct pci_dev *pdev)
1404 {
1405         void __iomem *mmio;
1406         u32 tmp;
1407         int rc = 0;
1408
1409         /* BUG: pci_enable_device has not yet been called.  This
1410          * works because this device is usually set up by BIOS.
1411          */
1412
1413         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
1414             !pci_resource_len(pdev, AHCI_PCI_BAR))
1415                 return 0;
1416
1417         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
1418         if (!mmio)
1419                 return -ENOMEM;
1420
1421         tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1422         if (tmp & AHCI_ENABLE) {
1423                 tmp &= ~AHCI_ENABLE;
1424                 iowrite32(tmp, mmio + AHCI_GLOBAL_CTL);
1425
1426                 tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1427                 if (tmp & AHCI_ENABLE)
1428                         rc = -EIO;
1429         }
1430
1431         pci_iounmap(pdev, mmio);
1432         return rc;
1433 }
1434
1435 /**
1436  *      piix_check_450nx_errata -       Check for problem 450NX setup
1437  *      @ata_dev: the PCI device to check
1438  *
1439  *      Check for the present of 450NX errata #19 and errata #25. If
1440  *      they are found return an error code so we can turn off DMA
1441  */
1442
1443 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
1444 {
1445         struct pci_dev *pdev = NULL;
1446         u16 cfg;
1447         int no_piix_dma = 0;
1448
1449         while ((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL) {
1450                 /* Look for 450NX PXB. Check for problem configurations
1451                    A PCI quirk checks bit 6 already */
1452                 pci_read_config_word(pdev, 0x41, &cfg);
1453                 /* Only on the original revision: IDE DMA can hang */
1454                 if (pdev->revision == 0x00)
1455                         no_piix_dma = 1;
1456                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
1457                 else if (cfg & (1<<14) && pdev->revision < 5)
1458                         no_piix_dma = 2;
1459         }
1460         if (no_piix_dma)
1461                 dev_printk(KERN_WARNING, &ata_dev->dev, "450NX errata present, disabling IDE DMA.\n");
1462         if (no_piix_dma == 2)
1463                 dev_printk(KERN_WARNING, &ata_dev->dev, "A BIOS update may resolve this.\n");
1464         return no_piix_dma;
1465 }
1466
1467 static void __devinit piix_init_pcs(struct ata_host *host,
1468                                     const struct piix_map_db *map_db)
1469 {
1470         struct pci_dev *pdev = to_pci_dev(host->dev);
1471         u16 pcs, new_pcs;
1472
1473         pci_read_config_word(pdev, ICH5_PCS, &pcs);
1474
1475         new_pcs = pcs | map_db->port_enable;
1476
1477         if (new_pcs != pcs) {
1478                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
1479                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
1480                 msleep(150);
1481         }
1482 }
1483
1484 static const int *__devinit piix_init_sata_map(struct pci_dev *pdev,
1485                                                struct ata_port_info *pinfo,
1486                                                const struct piix_map_db *map_db)
1487 {
1488         const int *map;
1489         int i, invalid_map = 0;
1490         u8 map_value;
1491
1492         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1493
1494         map = map_db->map[map_value & map_db->mask];
1495
1496         dev_printk(KERN_INFO, &pdev->dev, "MAP [");
1497         for (i = 0; i < 4; i++) {
1498                 switch (map[i]) {
1499                 case RV:
1500                         invalid_map = 1;
1501                         printk(" XX");
1502                         break;
1503
1504                 case NA:
1505                         printk(" --");
1506                         break;
1507
1508                 case IDE:
1509                         WARN_ON((i & 1) || map[i + 1] != IDE);
1510                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1511                         i++;
1512                         printk(" IDE IDE");
1513                         break;
1514
1515                 default:
1516                         printk(" P%d", map[i]);
1517                         if (i & 1)
1518                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1519                         break;
1520                 }
1521         }
1522         printk(" ]\n");
1523
1524         if (invalid_map)
1525                 dev_printk(KERN_ERR, &pdev->dev,
1526                            "invalid MAP value %u\n", map_value);
1527
1528         return map;
1529 }
1530
1531 static void __devinit piix_init_sidpr(struct ata_host *host)
1532 {
1533         struct pci_dev *pdev = to_pci_dev(host->dev);
1534         struct piix_host_priv *hpriv = host->private_data;
1535         int i;
1536
1537         /* check for availability */
1538         for (i = 0; i < 4; i++)
1539                 if (hpriv->map[i] == IDE)
1540                         return;
1541
1542         if (!(host->ports[0]->flags & PIIX_FLAG_SIDPR))
1543                 return;
1544
1545         if (pci_resource_start(pdev, PIIX_SIDPR_BAR) == 0 ||
1546             pci_resource_len(pdev, PIIX_SIDPR_BAR) != PIIX_SIDPR_LEN)
1547                 return;
1548
1549         if (pcim_iomap_regions(pdev, 1 << PIIX_SIDPR_BAR, DRV_NAME))
1550                 return;
1551
1552         hpriv->sidpr = pcim_iomap_table(pdev)[PIIX_SIDPR_BAR];
1553         host->ports[0]->ops = &piix_sidpr_sata_ops;
1554         host->ports[1]->ops = &piix_sidpr_sata_ops;
1555 }
1556
1557 static void piix_iocfg_bit18_quirk(struct pci_dev *pdev)
1558 {
1559         static const struct dmi_system_id sysids[] = {
1560                 {
1561                         /* Clevo M570U sets IOCFG bit 18 if the cdrom
1562                          * isn't used to boot the system which
1563                          * disables the channel.
1564                          */
1565                         .ident = "M570U",
1566                         .matches = {
1567                                 DMI_MATCH(DMI_SYS_VENDOR, "Clevo Co."),
1568                                 DMI_MATCH(DMI_PRODUCT_NAME, "M570U"),
1569                         },
1570                 },
1571
1572                 { }     /* terminate list */
1573         };
1574         u32 iocfg;
1575
1576         if (!dmi_check_system(sysids))
1577                 return;
1578
1579         /* The datasheet says that bit 18 is NOOP but certain systems
1580          * seem to use it to disable a channel.  Clear the bit on the
1581          * affected systems.
1582          */
1583         pci_read_config_dword(pdev, PIIX_IOCFG, &iocfg);
1584         if (iocfg & (1 << 18)) {
1585                 dev_printk(KERN_INFO, &pdev->dev,
1586                            "applying IOCFG bit18 quirk\n");
1587                 iocfg &= ~(1 << 18);
1588                 pci_write_config_dword(pdev, PIIX_IOCFG, iocfg);
1589         }
1590 }
1591
1592 /**
1593  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1594  *      @pdev: PCI device to register
1595  *      @ent: Entry in piix_pci_tbl matching with @pdev
1596  *
1597  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1598  *      and then hand over control to libata, for it to do the rest.
1599  *
1600  *      LOCKING:
1601  *      Inherited from PCI layer (may sleep).
1602  *
1603  *      RETURNS:
1604  *      Zero on success, or -ERRNO value.
1605  */
1606
1607 static int __devinit piix_init_one(struct pci_dev *pdev,
1608                                    const struct pci_device_id *ent)
1609 {
1610         static int printed_version;
1611         struct device *dev = &pdev->dev;
1612         struct ata_port_info port_info[2];
1613         const struct ata_port_info *ppi[] = { &port_info[0], &port_info[1] };
1614         unsigned long port_flags;
1615         struct ata_host *host;
1616         struct piix_host_priv *hpriv;
1617         int rc;
1618
1619         if (!printed_version++)
1620                 dev_printk(KERN_DEBUG, &pdev->dev,
1621                            "version " DRV_VERSION "\n");
1622
1623         /* no hotplugging support (FIXME) */
1624         if (!in_module_init)
1625                 return -ENODEV;
1626
1627         port_info[0] = piix_port_info[ent->driver_data];
1628         port_info[1] = piix_port_info[ent->driver_data];
1629
1630         port_flags = port_info[0].flags;
1631
1632         /* enable device and prepare host */
1633         rc = pcim_enable_device(pdev);
1634         if (rc)
1635                 return rc;
1636
1637         /* SATA map init can change port_info, do it before prepping host */
1638         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1639         if (!hpriv)
1640                 return -ENOMEM;
1641
1642         if (port_flags & ATA_FLAG_SATA)
1643                 hpriv->map = piix_init_sata_map(pdev, port_info,
1644                                         piix_map_db_table[ent->driver_data]);
1645
1646         rc = ata_pci_prepare_sff_host(pdev, ppi, &host);
1647         if (rc)
1648                 return rc;
1649         host->private_data = hpriv;
1650
1651         /* initialize controller */
1652         if (port_flags & PIIX_FLAG_AHCI) {
1653                 u8 tmp;
1654                 pci_read_config_byte(pdev, PIIX_SCC, &tmp);
1655                 if (tmp == PIIX_AHCI_DEVICE) {
1656                         rc = piix_disable_ahci(pdev);
1657                         if (rc)
1658                                 return rc;
1659                 }
1660         }
1661
1662         if (port_flags & ATA_FLAG_SATA) {
1663                 piix_init_pcs(host, piix_map_db_table[ent->driver_data]);
1664                 piix_init_sidpr(host);
1665         }
1666
1667         /* apply IOCFG bit18 quirk */
1668         piix_iocfg_bit18_quirk(pdev);
1669
1670         /* On ICH5, some BIOSen disable the interrupt using the
1671          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1672          * On ICH6, this bit has the same effect, but only when
1673          * MSI is disabled (and it is disabled, as we don't use
1674          * message-signalled interrupts currently).
1675          */
1676         if (port_flags & PIIX_FLAG_CHECKINTR)
1677                 pci_intx(pdev, 1);
1678
1679         if (piix_check_450nx_errata(pdev)) {
1680                 /* This writes into the master table but it does not
1681                    really matter for this errata as we will apply it to
1682                    all the PIIX devices on the board */
1683                 host->ports[0]->mwdma_mask = 0;
1684                 host->ports[0]->udma_mask = 0;
1685                 host->ports[1]->mwdma_mask = 0;
1686                 host->ports[1]->udma_mask = 0;
1687         }
1688
1689         pci_set_master(pdev);
1690         return ata_pci_activate_sff_host(host, ata_interrupt, &piix_sht);
1691 }
1692
1693 static int __init piix_init(void)
1694 {
1695         int rc;
1696
1697         DPRINTK("pci_register_driver\n");
1698         rc = pci_register_driver(&piix_pci_driver);
1699         if (rc)
1700                 return rc;
1701
1702         in_module_init = 0;
1703
1704         DPRINTK("done\n");
1705         return 0;
1706 }
1707
1708 static void __exit piix_exit(void)
1709 {
1710         pci_unregister_driver(&piix_pci_driver);
1711 }
1712
1713 module_init(piix_init);
1714 module_exit(piix_exit);