drivers/ata/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2008: Marvell Corporation, all rights reserved.
   5  * Copyright 2005: EMC Corporation, all rights reserved.
   6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
   7  *
   8  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; version 2 of the License.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  22  *
  23  */
  24
  25 /*
  26  * sata_mv TODO list:
  27  *
  28  * --> Errata workaround for NCQ device errors.
  29  *
  30  * --> More errata workarounds for PCI-X.
  31  *
  32  * --> Complete a full errata audit for all chipsets to identify others.
  33  *
  34  * --> ATAPI support (Marvell claims the 60xx/70xx chips can do it).
  35  *
  36  * --> Investigate problems with PCI Message Signalled Interrupts (MSI).
  37  *
  38  * --> Cache frequently-accessed registers in mv_port_priv to reduce overhead.
  39  *
  40  * --> Develop a low-power-consumption strategy, and implement it.
  41  *
  42  * --> [Experiment, low priority] Investigate interrupt coalescing.
  43  *       Quite often, especially with PCI Message Signalled Interrupts (MSI),
  44  *       the overhead reduced by interrupt mitigation is quite often not
  45  *       worth the latency cost.
  46  *
  47  * --> [Experiment, Marvell value added] Is it possible to use target
  48  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
  49  *       creating LibATA target mode support would be very interesting.
  50  *
  51  *       Target mode, for those without docs, is the ability to directly
  52  *       connect two SATA ports.
  53  */
  54
  55 #include <linux/kernel.h>
  56 #include <linux/module.h>
  57 #include <linux/pci.h>
  58 #include <linux/init.h>
  59 #include <linux/blkdev.h>
  60 #include <linux/delay.h>
  61 #include <linux/interrupt.h>
  62 #include <linux/dmapool.h>
  63 #include <linux/dma-mapping.h>
  64 #include <linux/device.h>
  65 #include <linux/platform_device.h>
  66 #include <linux/ata_platform.h>
  67 #include <linux/mbus.h>
  68 #include <linux/bitops.h>
  69 #include <scsi/scsi_host.h>
  70 #include <scsi/scsi_cmnd.h>
  71 #include <scsi/scsi_device.h>
  72 #include <linux/libata.h>
  73
  74 #define DRV_NAME        "sata_mv"
  75 #define DRV_VERSION     "1.20"
  76
  77 enum {
  78         /* BAR's are enumerated in terms of pci_resource_start() terms */
  79         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  80         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  81         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  82
  83         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  84         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  85
  86         MV_PCI_REG_BASE         = 0,
  87         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
  88         MV_IRQ_COAL_CAUSE               = (MV_IRQ_COAL_REG_BASE + 0x08),
  89         MV_IRQ_COAL_CAUSE_LO            = (MV_IRQ_COAL_REG_BASE + 0x88),
  90         MV_IRQ_COAL_CAUSE_HI            = (MV_IRQ_COAL_REG_BASE + 0x8c),
  91         MV_IRQ_COAL_THRESHOLD           = (MV_IRQ_COAL_REG_BASE + 0xcc),
  92         MV_IRQ_COAL_TIME_THRESHOLD      = (MV_IRQ_COAL_REG_BASE + 0xd0),
  93
  94         MV_SATAHC0_REG_BASE     = 0x20000,
  95         MV_FLASH_CTL_OFS        = 0x1046c,
  96         MV_GPIO_PORT_CTL_OFS    = 0x104f0,
  97         MV_RESET_CFG_OFS        = 0x180d8,
  98
  99         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
 100         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
 101         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
 102         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
 103
 104         MV_MAX_Q_DEPTH          = 32,
 105         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
 106
 107         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
 108          * CRPB needs alignment on a 256B boundary. Size == 256B
 109          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
 110          */
 111         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
 112         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
 113         MV_MAX_SG_CT            = 256,
 114         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
 115
 116         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
 117         MV_PORT_HC_SHIFT        = 2,
 118         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
 119         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
 120         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
 121
 122         /* Host Flags */
 123         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
 124         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
 125         /* SoC integrated controllers, no PCI interface */
 126         MV_FLAG_SOC             = (1 << 28),
 127
 128         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 129                                   ATA_FLAG_MMIO | ATA_FLAG_NO_ATAPI |
 130                                   ATA_FLAG_PIO_POLLING,
 131
 132         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
 133
 134         MV_GENIIE_FLAGS         = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 135                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 136                                   ATA_FLAG_NCQ | ATA_FLAG_AN,
 137
 138         CRQB_FLAG_READ          = (1 << 0),
 139         CRQB_TAG_SHIFT          = 1,
 140         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
 141         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
 142         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
 143         CRQB_CMD_ADDR_SHIFT     = 8,
 144         CRQB_CMD_CS             = (0x2 << 11),
 145         CRQB_CMD_LAST           = (1 << 15),
 146
 147         CRPB_FLAG_STATUS_SHIFT  = 8,
 148         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
 149         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
 150
 151         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 152
 153         /* PCI interface registers */
 154
 155         PCI_COMMAND_OFS         = 0xc00,
 156         PCI_COMMAND_MRDTRIG     = (1 << 7),     /* PCI Master Read Trigger */
 157
 158         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 159         STOP_PCI_MASTER         = (1 << 2),
 160         PCI_MASTER_EMPTY        = (1 << 3),
 161         GLOB_SFT_RST            = (1 << 4),
 162
 163         MV_PCI_MODE_OFS         = 0xd00,
 164         MV_PCI_MODE_MASK        = 0x30,
 165
 166         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 167         MV_PCI_DISC_TIMER       = 0xd04,
 168         MV_PCI_MSI_TRIGGER      = 0xc38,
 169         MV_PCI_SERR_MASK        = 0xc28,
 170         MV_PCI_XBAR_TMOUT_OFS   = 0x1d04,
 171         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 172         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 173         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 174         MV_PCI_ERR_COMMAND      = 0x1d50,
 175
 176         PCI_IRQ_CAUSE_OFS       = 0x1d58,
 177         PCI_IRQ_MASK_OFS        = 0x1d5c,
 178         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 179
 180         PCIE_IRQ_CAUSE_OFS      = 0x1900,
 181         PCIE_IRQ_MASK_OFS       = 0x1910,
 182         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
 183
 184         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
 185         PCI_HC_MAIN_IRQ_CAUSE_OFS = 0x1d60,
 186         PCI_HC_MAIN_IRQ_MASK_OFS  = 0x1d64,
 187         SOC_HC_MAIN_IRQ_CAUSE_OFS = 0x20020,
 188         SOC_HC_MAIN_IRQ_MASK_OFS  = 0x20024,
 189         ERR_IRQ                 = (1 << 0),     /* shift by port # */
 190         DONE_IRQ                = (1 << 1),     /* shift by port # */
 191         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 192         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 193         PCI_ERR                 = (1 << 18),
 194         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
 195         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
 196         PORTS_0_3_COAL_DONE     = (1 << 8),
 197         PORTS_4_7_COAL_DONE     = (1 << 17),
 198         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
 199         GPIO_INT                = (1 << 22),
 200         SELF_INT                = (1 << 23),
 201         TWSI_INT                = (1 << 24),
 202         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 203         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
 204         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
 205
 206         /* SATAHC registers */
 207         HC_CFG_OFS              = 0,
 208
 209         HC_IRQ_CAUSE_OFS        = 0x14,
 210         DMA_IRQ                 = (1 << 0),     /* shift by port # */
 211         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
 212         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 213
 214         /* Shadow block registers */
 215         SHD_BLK_OFS             = 0x100,
 216         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 217
 218         /* SATA registers */
 219         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 220         SATA_ACTIVE_OFS         = 0x350,
 221         SATA_FIS_IRQ_CAUSE_OFS  = 0x364,
 222         SATA_FIS_IRQ_AN         = (1 << 9),     /* async notification */
 223
 224         LTMODE_OFS              = 0x30c,
 225         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
 226
 227         PHY_MODE3               = 0x310,
 228         PHY_MODE4               = 0x314,
 229         PHY_MODE2               = 0x330,
 230         SATA_IFCTL_OFS          = 0x344,
 231         SATA_TESTCTL_OFS        = 0x348,
 232         SATA_IFSTAT_OFS         = 0x34c,
 233         VENDOR_UNIQUE_FIS_OFS   = 0x35c,
 234
 235         FISCFG_OFS              = 0x360,
 236         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
 237         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
 238
 239         MV5_PHY_MODE            = 0x74,
 240         MV5_LTMODE_OFS          = 0x30,
 241         MV5_PHY_CTL_OFS         = 0x0C,
 242         SATA_INTERFACE_CFG_OFS  = 0x050,
 243
 244         MV_M2_PREAMP_MASK       = 0x7e0,
 245
 246         /* Port registers */
 247         EDMA_CFG_OFS            = 0,
 248         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
 249         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
 250         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
 251         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
 252         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
 253         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
 254         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
 255
 256         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 257         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 258         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
 259         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
 260         EDMA_ERR_DEV            = (1 << 2),     /* device error */
 261         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
 262         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
 263         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
 264         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
 265         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
 266         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
 267         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
 268         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
 269         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
 270         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
 271         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
 272
 273         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
 274         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
 275         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
 276         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
 277         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
 278
 279         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
 280
 281         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
 282         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
 283         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
 284         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
 285         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
 286         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
 287
 288         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
 289
 290         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
 291         EDMA_ERR_OVERRUN_5      = (1 << 5),
 292         EDMA_ERR_UNDERRUN_5     = (1 << 6),
 293
 294         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
 295                                   EDMA_ERR_LNK_CTRL_RX_1 |
 296                                   EDMA_ERR_LNK_CTRL_RX_3 |
 297                                   EDMA_ERR_LNK_CTRL_TX,
 298
 299         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
 300                                   EDMA_ERR_PRD_PAR |
 301                                   EDMA_ERR_DEV_DCON |
 302                                   EDMA_ERR_DEV_CON |
 303                                   EDMA_ERR_SERR |
 304                                   EDMA_ERR_SELF_DIS |
 305                                   EDMA_ERR_CRQB_PAR |
 306                                   EDMA_ERR_CRPB_PAR |
 307                                   EDMA_ERR_INTRL_PAR |
 308                                   EDMA_ERR_IORDY |
 309                                   EDMA_ERR_LNK_CTRL_RX_2 |
 310                                   EDMA_ERR_LNK_DATA_RX |
 311                                   EDMA_ERR_LNK_DATA_TX |
 312                                   EDMA_ERR_TRANS_PROTO,
 313
 314         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
 315                                   EDMA_ERR_PRD_PAR |
 316                                   EDMA_ERR_DEV_DCON |
 317                                   EDMA_ERR_DEV_CON |
 318                                   EDMA_ERR_OVERRUN_5 |
 319                                   EDMA_ERR_UNDERRUN_5 |
 320                                   EDMA_ERR_SELF_DIS_5 |
 321                                   EDMA_ERR_CRQB_PAR |
 322                                   EDMA_ERR_CRPB_PAR |
 323                                   EDMA_ERR_INTRL_PAR |
 324                                   EDMA_ERR_IORDY,
 325
 326         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 327         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 328
 329         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 330         EDMA_REQ_Q_PTR_SHIFT    = 5,
 331
 332         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 333         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 334         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 335         EDMA_RSP_Q_PTR_SHIFT    = 3,
 336
 337         EDMA_CMD_OFS            = 0x28,         /* EDMA command register */
 338         EDMA_EN                 = (1 << 0),     /* enable EDMA */
 339         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
 340         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
 341
 342         EDMA_STATUS_OFS         = 0x30,         /* EDMA engine status */
 343         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
 344         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
 345
 346         EDMA_IORDY_TMOUT_OFS    = 0x34,
 347         EDMA_ARB_CFG_OFS        = 0x38,
 348
 349         EDMA_HALTCOND_OFS       = 0x60,         /* GenIIe halt conditions */
 350
 351         GEN_II_NCQ_MAX_SECTORS  = 256,          /* max sects/io on Gen2 w/NCQ */
 352
 353         /* Host private flags (hp_flags) */
 354         MV_HP_FLAG_MSI          = (1 << 0),
 355         MV_HP_ERRATA_50XXB0     = (1 << 1),
 356         MV_HP_ERRATA_50XXB2     = (1 << 2),
 357         MV_HP_ERRATA_60X1B2     = (1 << 3),
 358         MV_HP_ERRATA_60X1C0     = (1 << 4),
 359         MV_HP_ERRATA_XX42A0     = (1 << 5),
 360         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
 361         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
 362         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
 363         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
 364         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
 365
 366         /* Port private flags (pp_flags) */
 367         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
 368         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
 369         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
 370         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
 371 };
 372
 373 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
 374 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
 375 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
 376 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
 377 #define HAS_PCI(host) (!((host)->ports[0]->flags & MV_FLAG_SOC))
 378
 379 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
 380 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
 381
 382 enum {
 383         /* DMA boundary 0xffff is required by the s/g splitting
 384          * we need on /length/ in mv_fill-sg().
 385          */
 386         MV_DMA_BOUNDARY         = 0xffffU,
 387
 388         /* mask of register bits containing lower 32 bits
 389          * of EDMA request queue DMA address
 390          */
 391         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 392
 393         /* ditto, for response queue */
 394         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 395 };
 396
 397 enum chip_type {
 398         chip_504x,
 399         chip_508x,
 400         chip_5080,
 401         chip_604x,
 402         chip_608x,
 403         chip_6042,
 404         chip_7042,
 405         chip_soc,
 406 };
 407
 408 /* Command ReQuest Block: 32B */
 409 struct mv_crqb {
 410         __le32                  sg_addr;
 411         __le32                  sg_addr_hi;
 412         __le16                  ctrl_flags;
 413         __le16                  ata_cmd[11];
 414 };
 415
 416 struct mv_crqb_iie {
 417         __le32                  addr;
 418         __le32                  addr_hi;
 419         __le32                  flags;
 420         __le32                  len;
 421         __le32                  ata_cmd[4];
 422 };
 423
 424 /* Command ResPonse Block: 8B */
 425 struct mv_crpb {
 426         __le16                  id;
 427         __le16                  flags;
 428         __le32                  tmstmp;
 429 };
 430
 431 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 432 struct mv_sg {
 433         __le32                  addr;
 434         __le32                  flags_size;
 435         __le32                  addr_hi;
 436         __le32                  reserved;
 437 };
 438
 439 struct mv_port_priv {
 440         struct mv_crqb          *crqb;
 441         dma_addr_t              crqb_dma;
 442         struct mv_crpb          *crpb;
 443         dma_addr_t              crpb_dma;
 444         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
 445         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
 446
 447         unsigned int            req_idx;
 448         unsigned int            resp_idx;
 449
 450         u32                     pp_flags;
 451         unsigned int            delayed_eh_pmp_map;
 452 };
 453
 454 struct mv_port_signal {
 455         u32                     amps;
 456         u32                     pre;
 457 };
 458
 459 struct mv_host_priv {
 460         u32                     hp_flags;
 461         struct mv_port_signal   signal[8];
 462         const struct mv_hw_ops  *ops;
 463         int                     n_ports;
 464         void __iomem            *base;
 465         void __iomem            *main_irq_cause_addr;
 466         void __iomem            *main_irq_mask_addr;
 467         u32                     irq_cause_ofs;
 468         u32                     irq_mask_ofs;
 469         u32                     unmask_all_irqs;
 470         /*
 471          * These consistent DMA memory pools give us guaranteed
 472          * alignment for hardware-accessed data structures,
 473          * and less memory waste in accomplishing the alignment.
 474          */
 475         struct dma_pool         *crqb_pool;
 476         struct dma_pool         *crpb_pool;
 477         struct dma_pool         *sg_tbl_pool;
 478 };
 479
 480 struct mv_hw_ops {
 481         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 482                            unsigned int port);
 483         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 484         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 485                            void __iomem *mmio);
 486         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
 487                         unsigned int n_hc);
 488         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 489         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
 490 };
 491
 492 static int mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val);
 493 static int mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 494 static int mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val);
 495 static int mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 496 static int mv_port_start(struct ata_port *ap);
 497 static void mv_port_stop(struct ata_port *ap);
 498 static int mv_qc_defer(struct ata_queued_cmd *qc);
 499 static void mv_qc_prep(struct ata_queued_cmd *qc);
 500 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
 501 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
 502 static int mv_hardreset(struct ata_link *link, unsigned int *class,
 503                         unsigned long deadline);
 504 static void mv_eh_freeze(struct ata_port *ap);
 505 static void mv_eh_thaw(struct ata_port *ap);
 506 static void mv6_dev_config(struct ata_device *dev);
 507
 508 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 509                            unsigned int port);
 510 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 511 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 512                            void __iomem *mmio);
 513 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 514                         unsigned int n_hc);
 515 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 516 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
 517
 518 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 519                            unsigned int port);
 520 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 521 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 522                            void __iomem *mmio);
 523 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 524                         unsigned int n_hc);
 525 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 526 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
 527                                       void __iomem *mmio);
 528 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
 529                                       void __iomem *mmio);
 530 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
 531                                   void __iomem *mmio, unsigned int n_hc);
 532 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
 533                                       void __iomem *mmio);
 534 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
 535 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
 536 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
 537                              unsigned int port_no);
 538 static int mv_stop_edma(struct ata_port *ap);
 539 static int mv_stop_edma_engine(void __iomem *port_mmio);
 540 static void mv_edma_cfg(struct ata_port *ap, int want_ncq);
 541
 542 static void mv_pmp_select(struct ata_port *ap, int pmp);
 543 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
 544                                 unsigned long deadline);
 545 static int  mv_softreset(struct ata_link *link, unsigned int *class,
 546                                 unsigned long deadline);
 547 static void mv_pmp_error_handler(struct ata_port *ap);
 548 static void mv_process_crpb_entries(struct ata_port *ap,
 549                                         struct mv_port_priv *pp);
 550
 551 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
 552  * because we have to allow room for worst case splitting of
 553  * PRDs for 64K boundaries in mv_fill_sg().
 554  */
 555 static struct scsi_host_template mv5_sht = {
 556         ATA_BASE_SHT(DRV_NAME),
 557         .sg_tablesize           = MV_MAX_SG_CT / 2,
 558         .dma_boundary           = MV_DMA_BOUNDARY,
 559 };
 560
 561 static struct scsi_host_template mv6_sht = {
 562         ATA_NCQ_SHT(DRV_NAME),
 563         .can_queue              = MV_MAX_Q_DEPTH - 1,
 564         .sg_tablesize           = MV_MAX_SG_CT / 2,
 565         .dma_boundary           = MV_DMA_BOUNDARY,
 566 };
 567
 568 static struct ata_port_operations mv5_ops = {
 569         .inherits               = &ata_sff_port_ops,
 570
 571         .qc_defer               = mv_qc_defer,
 572         .qc_prep                = mv_qc_prep,
 573         .qc_issue               = mv_qc_issue,
 574
 575         .freeze                 = mv_eh_freeze,
 576         .thaw                   = mv_eh_thaw,
 577         .hardreset              = mv_hardreset,
 578         .error_handler          = ata_std_error_handler, /* avoid SFF EH */
 579         .post_internal_cmd      = ATA_OP_NULL,
 580
 581         .scr_read               = mv5_scr_read,
 582         .scr_write              = mv5_scr_write,
 583
 584         .port_start             = mv_port_start,
 585         .port_stop              = mv_port_stop,
 586 };
 587
 588 static struct ata_port_operations mv6_ops = {
 589         .inherits               = &mv5_ops,
 590         .dev_config             = mv6_dev_config,
 591         .scr_read               = mv_scr_read,
 592         .scr_write              = mv_scr_write,
 593
 594         .pmp_hardreset          = mv_pmp_hardreset,
 595         .pmp_softreset          = mv_softreset,
 596         .softreset              = mv_softreset,
 597         .error_handler          = mv_pmp_error_handler,
 598 };
 599
 600 static struct ata_port_operations mv_iie_ops = {
 601         .inherits               = &mv6_ops,
 602         .dev_config             = ATA_OP_NULL,
 603         .qc_prep                = mv_qc_prep_iie,
 604 };
 605
 606 static const struct ata_port_info mv_port_info[] = {
 607         {  /* chip_504x */
 608                 .flags          = MV_COMMON_FLAGS,
 609                 .pio_mask       = 0x1f, /* pio0-4 */
 610                 .udma_mask      = ATA_UDMA6,
 611                 .port_ops       = &mv5_ops,
 612         },
 613         {  /* chip_508x */
 614                 .flags          = MV_COMMON_FLAGS | MV_FLAG_DUAL_HC,
 615                 .pio_mask       = 0x1f, /* pio0-4 */
 616                 .udma_mask      = ATA_UDMA6,
 617                 .port_ops       = &mv5_ops,
 618         },
 619         {  /* chip_5080 */
 620                 .flags          = MV_COMMON_FLAGS | MV_FLAG_DUAL_HC,
 621                 .pio_mask       = 0x1f, /* pio0-4 */
 622                 .udma_mask      = ATA_UDMA6,
 623                 .port_ops       = &mv5_ops,
 624         },
 625         {  /* chip_604x */
 626                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 627                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 628                                   ATA_FLAG_NCQ,
 629                 .pio_mask       = 0x1f, /* pio0-4 */
 630                 .udma_mask      = ATA_UDMA6,
 631                 .port_ops       = &mv6_ops,
 632         },
 633         {  /* chip_608x */
 634                 .flags          = MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 635                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 636                                   ATA_FLAG_NCQ | MV_FLAG_DUAL_HC,
 637                 .pio_mask       = 0x1f, /* pio0-4 */
 638                 .udma_mask      = ATA_UDMA6,
 639                 .port_ops       = &mv6_ops,
 640         },
 641         {  /* chip_6042 */
 642                 .flags          = MV_GENIIE_FLAGS,
 643                 .pio_mask       = 0x1f, /* pio0-4 */
 644                 .udma_mask      = ATA_UDMA6,
 645                 .port_ops       = &mv_iie_ops,
 646         },
 647         {  /* chip_7042 */
 648                 .flags          = MV_GENIIE_FLAGS,
 649                 .pio_mask       = 0x1f, /* pio0-4 */
 650                 .udma_mask      = ATA_UDMA6,
 651                 .port_ops       = &mv_iie_ops,
 652         },
 653         {  /* chip_soc */
 654                 .flags          = MV_GENIIE_FLAGS | MV_FLAG_SOC,
 655                 .pio_mask       = 0x1f, /* pio0-4 */
 656                 .udma_mask      = ATA_UDMA6,
 657                 .port_ops       = &mv_iie_ops,
 658         },
 659 };
 660
 661 static const struct pci_device_id mv_pci_tbl[] = {
 662         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
 663         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
 664         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
 665         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
 666         /* RocketRAID 1740/174x have different identifiers */
 667         { PCI_VDEVICE(TTI, 0x1740), chip_508x },
 668         { PCI_VDEVICE(TTI, 0x1742), chip_508x },
 669
 670         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
 671         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
 672         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
 673         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
 674         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
 675
 676         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
 677
 678         /* Adaptec 1430SA */
 679         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
 680
 681         /* Marvell 7042 support */
 682         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
 683
 684         /* Highpoint RocketRAID PCIe series */
 685         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
 686         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
 687
 688         { }                     /* terminate list */
 689 };
 690
 691 static const struct mv_hw_ops mv5xxx_ops = {
 692         .phy_errata             = mv5_phy_errata,
 693         .enable_leds            = mv5_enable_leds,
 694         .read_preamp            = mv5_read_preamp,
 695         .reset_hc               = mv5_reset_hc,
 696         .reset_flash            = mv5_reset_flash,
 697         .reset_bus              = mv5_reset_bus,
 698 };
 699
 700 static const struct mv_hw_ops mv6xxx_ops = {
 701         .phy_errata             = mv6_phy_errata,
 702         .enable_leds            = mv6_enable_leds,
 703         .read_preamp            = mv6_read_preamp,
 704         .reset_hc               = mv6_reset_hc,
 705         .reset_flash            = mv6_reset_flash,
 706         .reset_bus              = mv_reset_pci_bus,
 707 };
 708
 709 static const struct mv_hw_ops mv_soc_ops = {
 710         .phy_errata             = mv6_phy_errata,
 711         .enable_leds            = mv_soc_enable_leds,
 712         .read_preamp            = mv_soc_read_preamp,
 713         .reset_hc               = mv_soc_reset_hc,
 714         .reset_flash            = mv_soc_reset_flash,
 715         .reset_bus              = mv_soc_reset_bus,
 716 };
 717
 718 /*
 719  * Functions
 720  */
 721
 722 static inline void writelfl(unsigned long data, void __iomem *addr)
 723 {
 724         writel(data, addr);
 725         (void) readl(addr);     /* flush to avoid PCI posted write */
 726 }
 727
 728 static inline unsigned int mv_hc_from_port(unsigned int port)
 729 {
 730         return port >> MV_PORT_HC_SHIFT;
 731 }
 732
 733 static inline unsigned int mv_hardport_from_port(unsigned int port)
 734 {
 735         return port & MV_PORT_MASK;
 736 }
 737
 738 /*
 739  * Consolidate some rather tricky bit shift calculations.
 740  * This is hot-path stuff, so not a function.
 741  * Simple code, with two return values, so macro rather than inline.
 742  *
 743  * port is the sole input, in range 0..7.
 744  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
 745  * hardport is the other output, in range 0..3.
 746  *
 747  * Note that port and hardport may be the same variable in some cases.
 748  */
 749 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
 750 {                                                               \
 751         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
 752         hardport = mv_hardport_from_port(port);                 \
 753         shift   += hardport * 2;                                \
 754 }
 755
 756 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 757 {
 758         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 759 }
 760
 761 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
 762                                                  unsigned int port)
 763 {
 764         return mv_hc_base(base, mv_hc_from_port(port));
 765 }
 766
 767 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 768 {
 769         return  mv_hc_base_from_port(base, port) +
 770                 MV_SATAHC_ARBTR_REG_SZ +
 771                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
 772 }
 773
 774 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
 775 {
 776         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
 777         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
 778
 779         return hc_mmio + ofs;
 780 }
 781
 782 static inline void __iomem *mv_host_base(struct ata_host *host)
 783 {
 784         struct mv_host_priv *hpriv = host->private_data;
 785         return hpriv->base;
 786 }
 787
 788 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 789 {
 790         return mv_port_base(mv_host_base(ap->host), ap->port_no);
 791 }
 792
 793 static inline int mv_get_hc_count(unsigned long port_flags)
 794 {
 795         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 796 }
 797
 798 static void mv_set_edma_ptrs(void __iomem *port_mmio,
 799                              struct mv_host_priv *hpriv,
 800                              struct mv_port_priv *pp)
 801 {
 802         u32 index;
 803
 804         /*
 805          * initialize request queue
 806          */
 807         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
 808         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
 809
 810         WARN_ON(pp->crqb_dma & 0x3ff);
 811         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 812         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
 813                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 814
 815         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
 816                 writelfl((pp->crqb_dma & 0xffffffff) | index,
 817                          port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 818         else
 819                 writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 820
 821         /*
 822          * initialize response queue
 823          */
 824         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
 825         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
 826
 827         WARN_ON(pp->crpb_dma & 0xff);
 828         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 829
 830         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
 831                 writelfl((pp->crpb_dma & 0xffffffff) | index,
 832                          port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 833         else
 834                 writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 835
 836         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
 837                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 838 }
 839
 840 static void mv_set_main_irq_mask(struct ata_host *host,
 841                                  u32 disable_bits, u32 enable_bits)
 842 {
 843         struct mv_host_priv *hpriv = host->private_data;
 844         u32 old_mask, new_mask;
 845
 846         old_mask = readl(hpriv->main_irq_mask_addr);
 847         new_mask = (old_mask & ~disable_bits) | enable_bits;
 848         if (new_mask != old_mask)
 849                 writelfl(new_mask, hpriv->main_irq_mask_addr);
 850 }
 851
 852 static void mv_enable_port_irqs(struct ata_port *ap,
 853                                      unsigned int port_bits)
 854 {
 855         unsigned int shift, hardport, port = ap->port_no;
 856         u32 disable_bits, enable_bits;
 857
 858         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
 859
 860         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
 861         enable_bits  = port_bits << shift;
 862         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
 863 }
 864
 865 /**
 866  *      mv_start_dma - Enable eDMA engine
 867  *      @base: port base address
 868  *      @pp: port private data
 869  *
 870  *      Verify the local cache of the eDMA state is accurate with a
 871  *      WARN_ON.
 872  *
 873  *      LOCKING:
 874  *      Inherited from caller.
 875  */
 876 static void mv_start_dma(struct ata_port *ap, void __iomem *port_mmio,
 877                          struct mv_port_priv *pp, u8 protocol)
 878 {
 879         int want_ncq = (protocol == ATA_PROT_NCQ);
 880
 881         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
 882                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
 883                 if (want_ncq != using_ncq)
 884                         mv_stop_edma(ap);
 885         }
 886         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
 887                 struct mv_host_priv *hpriv = ap->host->private_data;
 888                 int hardport = mv_hardport_from_port(ap->port_no);
 889                 void __iomem *hc_mmio = mv_hc_base_from_port(
 890                                         mv_host_base(ap->host), hardport);
 891                 u32 hc_irq_cause, ipending;
 892
 893                 /* clear EDMA event indicators, if any */
 894                 writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
 895
 896                 /* clear EDMA interrupt indicator, if any */
 897                 hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
 898                 ipending = (DEV_IRQ | DMA_IRQ) << hardport;
 899                 if (hc_irq_cause & ipending) {
 900                         writelfl(hc_irq_cause & ~ipending,
 901                                  hc_mmio + HC_IRQ_CAUSE_OFS);
 902                 }
 903
 904                 mv_edma_cfg(ap, want_ncq);
 905
 906                 /* clear FIS IRQ Cause */
 907                 if (IS_GEN_IIE(hpriv))
 908                         writelfl(0, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
 909
 910                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
 911                 mv_enable_port_irqs(ap, DONE_IRQ|ERR_IRQ);
 912
 913                 writelfl(EDMA_EN, port_mmio + EDMA_CMD_OFS);
 914                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
 915         }
 916 }
 917
 918 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
 919 {
 920         void __iomem *port_mmio = mv_ap_base(ap);
 921         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
 922         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
 923         int i;
 924
 925         /*
 926          * Wait for the EDMA engine to finish transactions in progress.
 927          * No idea what a good "timeout" value might be, but measurements
 928          * indicate that it often requires hundreds of microseconds
 929          * with two drives in-use.  So we use the 15msec value above
 930          * as a rough guess at what even more drives might require.
 931          */
 932         for (i = 0; i < timeout; ++i) {
 933                 u32 edma_stat = readl(port_mmio + EDMA_STATUS_OFS);
 934                 if ((edma_stat & empty_idle) == empty_idle)
 935                         break;
 936                 udelay(per_loop);
 937         }
 938         /* ata_port_printk(ap, KERN_INFO, "%s: %u+ usecs\n", __func__, i); */
 939 }
 940
 941 /**
 942  *      mv_stop_edma_engine - Disable eDMA engine
 943  *      @port_mmio: io base address
 944  *
 945  *      LOCKING:
 946  *      Inherited from caller.
 947  */
 948 static int mv_stop_edma_engine(void __iomem *port_mmio)
 949 {
 950         int i;
 951
 952         /* Disable eDMA.  The disable bit auto clears. */
 953         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
 954
 955         /* Wait for the chip to confirm eDMA is off. */
 956         for (i = 10000; i > 0; i--) {
 957                 u32 reg = readl(port_mmio + EDMA_CMD_OFS);
 958                 if (!(reg & EDMA_EN))
 959                         return 0;
 960                 udelay(10);
 961         }
 962         return -EIO;
 963 }
 964
 965 static int mv_stop_edma(struct ata_port *ap)
 966 {
 967         void __iomem *port_mmio = mv_ap_base(ap);
 968         struct mv_port_priv *pp = ap->private_data;
 969
 970         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
 971                 return 0;
 972         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
 973         mv_wait_for_edma_empty_idle(ap);
 974         if (mv_stop_edma_engine(port_mmio)) {
 975                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
 976                 return -EIO;
 977         }
 978         return 0;
 979 }
 980
 981 #ifdef ATA_DEBUG
 982 static void mv_dump_mem(void __iomem *start, unsigned bytes)
 983 {
 984         int b, w;
 985         for (b = 0; b < bytes; ) {
 986                 DPRINTK("%p: ", start + b);
 987                 for (w = 0; b < bytes && w < 4; w++) {
 988                         printk("%08x ", readl(start + b));
 989                         b += sizeof(u32);
 990                 }
 991                 printk("\n");
 992         }
 993 }
 994 #endif
 995
 996 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
 997 {
 998 #ifdef ATA_DEBUG
 999         int b, w;
1000         u32 dw;
1001         for (b = 0; b < bytes; ) {
1002                 DPRINTK("%02x: ", b);
1003                 for (w = 0; b < bytes && w < 4; w++) {
1004                         (void) pci_read_config_dword(pdev, b, &dw);
1005                         printk("%08x ", dw);
1006                         b += sizeof(u32);
1007                 }
1008                 printk("\n");
1009         }
1010 #endif
1011 }
1012 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
1013                              struct pci_dev *pdev)
1014 {
1015 #ifdef ATA_DEBUG
1016         void __iomem *hc_base = mv_hc_base(mmio_base,
1017                                            port >> MV_PORT_HC_SHIFT);
1018         void __iomem *port_base;
1019         int start_port, num_ports, p, start_hc, num_hcs, hc;
1020
1021         if (0 > port) {
1022                 start_hc = start_port = 0;
1023                 num_ports = 8;          /* shld be benign for 4 port devs */
1024                 num_hcs = 2;
1025         } else {
1026                 start_hc = port >> MV_PORT_HC_SHIFT;
1027                 start_port = port;
1028                 num_ports = num_hcs = 1;
1029         }
1030         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1031                 num_ports > 1 ? num_ports - 1 : start_port);
1032
1033         if (NULL != pdev) {
1034                 DPRINTK("PCI config space regs:\n");
1035                 mv_dump_pci_cfg(pdev, 0x68);
1036         }
1037         DPRINTK("PCI regs:\n");
1038         mv_dump_mem(mmio_base+0xc00, 0x3c);
1039         mv_dump_mem(mmio_base+0xd00, 0x34);
1040         mv_dump_mem(mmio_base+0xf00, 0x4);
1041         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1042         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1043                 hc_base = mv_hc_base(mmio_base, hc);
1044                 DPRINTK("HC regs (HC %i):\n", hc);
1045                 mv_dump_mem(hc_base, 0x1c);
1046         }
1047         for (p = start_port; p < start_port + num_ports; p++) {
1048                 port_base = mv_port_base(mmio_base, p);
1049                 DPRINTK("EDMA regs (port %i):\n", p);
1050                 mv_dump_mem(port_base, 0x54);
1051                 DPRINTK("SATA regs (port %i):\n", p);
1052                 mv_dump_mem(port_base+0x300, 0x60);
1053         }
1054 #endif
1055 }
1056
1057 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1058 {
1059         unsigned int ofs;
1060
1061         switch (sc_reg_in) {
1062         case SCR_STATUS:
1063         case SCR_CONTROL:
1064         case SCR_ERROR:
1065                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
1066                 break;
1067         case SCR_ACTIVE:
1068                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
1069                 break;
1070         default:
1071                 ofs = 0xffffffffU;
1072                 break;
1073         }
1074         return ofs;
1075 }
1076
1077 static int mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val)
1078 {
1079         unsigned int ofs = mv_scr_offset(sc_reg_in);
1080
1081         if (ofs != 0xffffffffU) {
1082                 *val = readl(mv_ap_base(ap) + ofs);
1083                 return 0;
1084         } else
1085                 return -EINVAL;
1086 }
1087
1088 static int mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
1089 {
1090         unsigned int ofs = mv_scr_offset(sc_reg_in);
1091
1092         if (ofs != 0xffffffffU) {
1093                 writelfl(val, mv_ap_base(ap) + ofs);
1094                 return 0;
1095         } else
1096                 return -EINVAL;
1097 }
1098
1099 static void mv6_dev_config(struct ata_device *adev)
1100 {
1101         /*
1102          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1103          *
1104          * Gen-II does not support NCQ over a port multiplier
1105          *  (no FIS-based switching).
1106          *
1107          * We don't have hob_nsect when doing NCQ commands on Gen-II.
1108          * See mv_qc_prep() for more info.
1109          */
1110         if (adev->flags & ATA_DFLAG_NCQ) {
1111                 if (sata_pmp_attached(adev->link->ap)) {
1112                         adev->flags &= ~ATA_DFLAG_NCQ;
1113                         ata_dev_printk(adev, KERN_INFO,
1114                                 "NCQ disabled for command-based switching\n");
1115                 } else if (adev->max_sectors > GEN_II_NCQ_MAX_SECTORS) {
1116                         adev->max_sectors = GEN_II_NCQ_MAX_SECTORS;
1117                         ata_dev_printk(adev, KERN_INFO,
1118                                 "max_sectors limited to %u for NCQ\n",
1119                                 adev->max_sectors);
1120                 }
1121         }
1122 }
1123
1124 static int mv_qc_defer(struct ata_queued_cmd *qc)
1125 {
1126         struct ata_link *link = qc->dev->link;
1127         struct ata_port *ap = link->ap;
1128         struct mv_port_priv *pp = ap->private_data;
1129
1130         /*
1131          * Don't allow new commands if we're in a delayed EH state
1132          * for NCQ and/or FIS-based switching.
1133          */
1134         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1135                 return ATA_DEFER_PORT;
1136         /*
1137          * If the port is completely idle, then allow the new qc.
1138          */
1139         if (ap->nr_active_links == 0)
1140                 return 0;
1141
1142         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
1143                 /*
1144                  * The port is operating in host queuing mode (EDMA).
1145                  * It can accomodate a new qc if the qc protocol
1146                  * is compatible with the current host queue mode.
1147                  */
1148                 if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
1149                         /*
1150                          * The host queue (EDMA) is in NCQ mode.
1151                          * If the new qc is also an NCQ command,
1152                          * then allow the new qc.
1153                          */
1154                         if (qc->tf.protocol == ATA_PROT_NCQ)
1155                                 return 0;
1156                 } else {
1157                         /*
1158                          * The host queue (EDMA) is in non-NCQ, DMA mode.
1159                          * If the new qc is also a non-NCQ, DMA command,
1160                          * then allow the new qc.
1161                          */
1162                         if (qc->tf.protocol == ATA_PROT_DMA)
1163                                 return 0;
1164                 }
1165         }
1166         return ATA_DEFER_PORT;
1167 }
1168
1169 static void mv_config_fbs(void __iomem *port_mmio, int want_ncq, int want_fbs)
1170 {
1171         u32 new_fiscfg, old_fiscfg;
1172         u32 new_ltmode, old_ltmode;
1173         u32 new_haltcond, old_haltcond;
1174
1175         old_fiscfg   = readl(port_mmio + FISCFG_OFS);
1176         old_ltmode   = readl(port_mmio + LTMODE_OFS);
1177         old_haltcond = readl(port_mmio + EDMA_HALTCOND_OFS);
1178
1179         new_fiscfg   = old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1180         new_ltmode   = old_ltmode & ~LTMODE_BIT8;
1181         new_haltcond = old_haltcond | EDMA_ERR_DEV;
1182
1183         if (want_fbs) {
1184                 new_fiscfg = old_fiscfg | FISCFG_SINGLE_SYNC;
1185                 new_ltmode = old_ltmode | LTMODE_BIT8;
1186                 if (want_ncq)
1187                         new_haltcond &= ~EDMA_ERR_DEV;
1188                 else
1189                         new_fiscfg |=  FISCFG_WAIT_DEV_ERR;
1190         }
1191
1192         if (new_fiscfg != old_fiscfg)
1193                 writelfl(new_fiscfg, port_mmio + FISCFG_OFS);
1194         if (new_ltmode != old_ltmode)
1195                 writelfl(new_ltmode, port_mmio + LTMODE_OFS);
1196         if (new_haltcond != old_haltcond)
1197                 writelfl(new_haltcond, port_mmio + EDMA_HALTCOND_OFS);
1198 }
1199
1200 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1201 {
1202         struct mv_host_priv *hpriv = ap->host->private_data;
1203         u32 old, new;
1204
1205         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1206         old = readl(hpriv->base + MV_GPIO_PORT_CTL_OFS);
1207         if (want_ncq)
1208                 new = old | (1 << 22);
1209         else
1210                 new = old & ~(1 << 22);
1211         if (new != old)
1212                 writel(new, hpriv->base + MV_GPIO_PORT_CTL_OFS);
1213 }
1214
1215 static void mv_edma_cfg(struct ata_port *ap, int want_ncq)
1216 {
1217         u32 cfg;
1218         struct mv_port_priv *pp    = ap->private_data;
1219         struct mv_host_priv *hpriv = ap->host->private_data;
1220         void __iomem *port_mmio    = mv_ap_base(ap);
1221
1222         /* set up non-NCQ EDMA configuration */
1223         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1224         pp->pp_flags &= ~MV_PP_FLAG_FBS_EN;
1225
1226         if (IS_GEN_I(hpriv))
1227                 cfg |= (1 << 8);        /* enab config burst size mask */
1228
1229         else if (IS_GEN_II(hpriv)) {
1230                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1231                 mv_60x1_errata_sata25(ap, want_ncq);
1232
1233         } else if (IS_GEN_IIE(hpriv)) {
1234                 int want_fbs = sata_pmp_attached(ap);
1235                 /*
1236                  * Possible future enhancement:
1237                  *
1238                  * The chip can use FBS with non-NCQ, if we allow it,
1239                  * But first we need to have the error handling in place
1240                  * for this mode (datasheet section 7.3.15.4.2.3).
1241                  * So disallow non-NCQ FBS for now.
1242                  */
1243                 want_fbs &= want_ncq;
1244
1245                 mv_config_fbs(port_mmio, want_ncq, want_fbs);
1246
1247                 if (want_fbs) {
1248                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1249                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1250                 }
1251
1252                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1253                 cfg |= (1 << 22);       /* enab 4-entry host queue cache */
1254                 if (HAS_PCI(ap->host))
1255                         cfg |= (1 << 18);       /* enab early completion */
1256                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1257                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1258         }
1259
1260         if (want_ncq) {
1261                 cfg |= EDMA_CFG_NCQ;
1262                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1263         } else
1264                 pp->pp_flags &= ~MV_PP_FLAG_NCQ_EN;
1265
1266         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
1267 }
1268
1269 static void mv_port_free_dma_mem(struct ata_port *ap)
1270 {
1271         struct mv_host_priv *hpriv = ap->host->private_data;
1272         struct mv_port_priv *pp = ap->private_data;
1273         int tag;
1274
1275         if (pp->crqb) {
1276                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1277                 pp->crqb = NULL;
1278         }
1279         if (pp->crpb) {
1280                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1281                 pp->crpb = NULL;
1282         }
1283         /*
1284          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1285          * For later hardware, we have one unique sg_tbl per NCQ tag.
1286          */
1287         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1288                 if (pp->sg_tbl[tag]) {
1289                         if (tag == 0 || !IS_GEN_I(hpriv))
1290                                 dma_pool_free(hpriv->sg_tbl_pool,
1291                                               pp->sg_tbl[tag],
1292                                               pp->sg_tbl_dma[tag]);
1293                         pp->sg_tbl[tag] = NULL;
1294                 }
1295         }
1296 }
1297
1298 /**
1299  *      mv_port_start - Port specific init/start routine.
1300  *      @ap: ATA channel to manipulate
1301  *
1302  *      Allocate and point to DMA memory, init port private memory,
1303  *      zero indices.
1304  *
1305  *      LOCKING:
1306  *      Inherited from caller.
1307  */
1308 static int mv_port_start(struct ata_port *ap)
1309 {
1310         struct device *dev = ap->host->dev;
1311         struct mv_host_priv *hpriv = ap->host->private_data;
1312         struct mv_port_priv *pp;
1313         int tag;
1314
1315         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1316         if (!pp)
1317                 return -ENOMEM;
1318         ap->private_data = pp;
1319
1320         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1321         if (!pp->crqb)
1322                 return -ENOMEM;
1323         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1324
1325         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1326         if (!pp->crpb)
1327                 goto out_port_free_dma_mem;
1328         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1329
1330         /*
1331          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1332          * For later hardware, we need one unique sg_tbl per NCQ tag.
1333          */
1334         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1335                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1336                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1337                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1338                         if (!pp->sg_tbl[tag])
1339                                 goto out_port_free_dma_mem;
1340                 } else {
1341                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1342                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1343                 }
1344         }
1345         return 0;
1346
1347 out_port_free_dma_mem:
1348         mv_port_free_dma_mem(ap);
1349         return -ENOMEM;
1350 }
1351
1352 /**
1353  *      mv_port_stop - Port specific cleanup/stop routine.
1354  *      @ap: ATA channel to manipulate
1355  *
1356  *      Stop DMA, cleanup port memory.
1357  *
1358  *      LOCKING:
1359  *      This routine uses the host lock to protect the DMA stop.
1360  */
1361 static void mv_port_stop(struct ata_port *ap)
1362 {
1363         mv_stop_edma(ap);
1364         mv_enable_port_irqs(ap, 0);
1365         mv_port_free_dma_mem(ap);
1366 }
1367
1368 /**
1369  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1370  *      @qc: queued command whose SG list to source from
1371  *
1372  *      Populate the SG list and mark the last entry.
1373  *
1374  *      LOCKING:
1375  *      Inherited from caller.
1376  */
1377 static void mv_fill_sg(struct ata_queued_cmd *qc)
1378 {
1379         struct mv_port_priv *pp = qc->ap->private_data;
1380         struct scatterlist *sg;
1381         struct mv_sg *mv_sg, *last_sg = NULL;
1382         unsigned int si;
1383
1384         mv_sg = pp->sg_tbl[qc->tag];
1385         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1386                 dma_addr_t addr = sg_dma_address(sg);
1387                 u32 sg_len = sg_dma_len(sg);
1388
1389                 while (sg_len) {
1390                         u32 offset = addr & 0xffff;
1391                         u32 len = sg_len;
1392
1393                         if ((offset + sg_len > 0x10000))
1394                                 len = 0x10000 - offset;
1395
1396                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1397                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1398                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1399
1400                         sg_len -= len;
1401                         addr += len;
1402
1403                         last_sg = mv_sg;
1404                         mv_sg++;
1405                 }
1406         }
1407
1408         if (likely(last_sg))
1409                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1410 }
1411
1412 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1413 {
1414         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1415                 (last ? CRQB_CMD_LAST : 0);
1416         *cmdw = cpu_to_le16(tmp);
1417 }
1418
1419 /**
1420  *      mv_qc_prep - Host specific command preparation.
1421  *      @qc: queued command to prepare
1422  *
1423  *      This routine simply redirects to the general purpose routine
1424  *      if command is not DMA.  Else, it handles prep of the CRQB
1425  *      (command request block), does some sanity checking, and calls
1426  *      the SG load routine.
1427  *
1428  *      LOCKING:
1429  *      Inherited from caller.
1430  */
1431 static void mv_qc_prep(struct ata_queued_cmd *qc)
1432 {
1433         struct ata_port *ap = qc->ap;
1434         struct mv_port_priv *pp = ap->private_data;
1435         __le16 *cw;
1436         struct ata_taskfile *tf;
1437         u16 flags = 0;
1438         unsigned in_index;
1439
1440         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1441             (qc->tf.protocol != ATA_PROT_NCQ))
1442                 return;
1443
1444         /* Fill in command request block
1445          */
1446         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1447                 flags |= CRQB_FLAG_READ;
1448         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1449         flags |= qc->tag << CRQB_TAG_SHIFT;
1450         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1451
1452         /* get current queue index from software */
1453         in_index = pp->req_idx;
1454
1455         pp->crqb[in_index].sg_addr =
1456                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1457         pp->crqb[in_index].sg_addr_hi =
1458                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1459         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1460
1461         cw = &pp->crqb[in_index].ata_cmd[0];
1462         tf = &qc->tf;
1463
1464         /* Sadly, the CRQB cannot accomodate all registers--there are
1465          * only 11 bytes...so we must pick and choose required
1466          * registers based on the command.  So, we drop feature and
1467          * hob_feature for [RW] DMA commands, but they are needed for
1468          * NCQ.  NCQ will drop hob_nsect.
1469          */
1470         switch (tf->command) {
1471         case ATA_CMD_READ:
1472         case ATA_CMD_READ_EXT:
1473         case ATA_CMD_WRITE:
1474         case ATA_CMD_WRITE_EXT:
1475         case ATA_CMD_WRITE_FUA_EXT:
1476                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1477                 break;
1478         case ATA_CMD_FPDMA_READ:
1479         case ATA_CMD_FPDMA_WRITE:
1480                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1481                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1482                 break;
1483         default:
1484                 /* The only other commands EDMA supports in non-queued and
1485                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1486                  * of which are defined/used by Linux.  If we get here, this
1487                  * driver needs work.
1488                  *
1489                  * FIXME: modify libata to give qc_prep a return value and
1490                  * return error here.
1491                  */
1492                 BUG_ON(tf->command);
1493                 break;
1494         }
1495         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1496         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1497         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1498         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1499         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1500         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1501         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1502         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1503         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1504
1505         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1506                 return;
1507         mv_fill_sg(qc);
1508 }
1509
1510 /**
1511  *      mv_qc_prep_iie - Host specific command preparation.
1512  *      @qc: queued command to prepare
1513  *
1514  *      This routine simply redirects to the general purpose routine
1515  *      if command is not DMA.  Else, it handles prep of the CRQB
1516  *      (command request block), does some sanity checking, and calls
1517  *      the SG load routine.
1518  *
1519  *      LOCKING:
1520  *      Inherited from caller.
1521  */
1522 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1523 {
1524         struct ata_port *ap = qc->ap;
1525         struct mv_port_priv *pp = ap->private_data;
1526         struct mv_crqb_iie *crqb;
1527         struct ata_taskfile *tf;
1528         unsigned in_index;
1529         u32 flags = 0;
1530
1531         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1532             (qc->tf.protocol != ATA_PROT_NCQ))
1533                 return;
1534
1535         /* Fill in Gen IIE command request block */
1536         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1537                 flags |= CRQB_FLAG_READ;
1538
1539         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1540         flags |= qc->tag << CRQB_TAG_SHIFT;
1541         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
1542         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1543
1544         /* get current queue index from software */
1545         in_index = pp->req_idx;
1546
1547         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
1548         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1549         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1550         crqb->flags = cpu_to_le32(flags);
1551
1552         tf = &qc->tf;
1553         crqb->ata_cmd[0] = cpu_to_le32(
1554                         (tf->command << 16) |
1555                         (tf->feature << 24)
1556                 );
1557         crqb->ata_cmd[1] = cpu_to_le32(
1558                         (tf->lbal << 0) |
1559                         (tf->lbam << 8) |
1560                         (tf->lbah << 16) |
1561                         (tf->device << 24)
1562                 );
1563         crqb->ata_cmd[2] = cpu_to_le32(
1564                         (tf->hob_lbal << 0) |
1565                         (tf->hob_lbam << 8) |
1566                         (tf->hob_lbah << 16) |
1567                         (tf->hob_feature << 24)
1568                 );
1569         crqb->ata_cmd[3] = cpu_to_le32(
1570                         (tf->nsect << 0) |
1571                         (tf->hob_nsect << 8)
1572                 );
1573
1574         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1575                 return;
1576         mv_fill_sg(qc);
1577 }
1578
1579 /**
1580  *      mv_qc_issue - Initiate a command to the host
1581  *      @qc: queued command to start
1582  *
1583  *      This routine simply redirects to the general purpose routine
1584  *      if command is not DMA.  Else, it sanity checks our local
1585  *      caches of the request producer/consumer indices then enables
1586  *      DMA and bumps the request producer index.
1587  *
1588  *      LOCKING:
1589  *      Inherited from caller.
1590  */
1591 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1592 {
1593         struct ata_port *ap = qc->ap;
1594         void __iomem *port_mmio = mv_ap_base(ap);
1595         struct mv_port_priv *pp = ap->private_data;
1596         u32 in_index;
1597
1598         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1599             (qc->tf.protocol != ATA_PROT_NCQ)) {
1600                 /*
1601                  * We're about to send a non-EDMA capable command to the
1602                  * port.  Turn off EDMA so there won't be problems accessing
1603                  * shadow block, etc registers.
1604                  */
1605                 mv_stop_edma(ap);
1606                 mv_enable_port_irqs(ap, ERR_IRQ);
1607                 mv_pmp_select(ap, qc->dev->link->pmp);
1608                 return ata_sff_qc_issue(qc);
1609         }
1610
1611         mv_start_dma(ap, port_mmio, pp, qc->tf.protocol);
1612
1613         pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
1614         in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
1615
1616         /* and write the request in pointer to kick the EDMA to life */
1617         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
1618                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1619
1620         return 0;
1621 }
1622
1623 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
1624 {
1625         struct mv_port_priv *pp = ap->private_data;
1626         struct ata_queued_cmd *qc;
1627
1628         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1629                 return NULL;
1630         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1631         if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1632                 qc = NULL;
1633         return qc;
1634 }
1635
1636 static void mv_pmp_error_handler(struct ata_port *ap)
1637 {
1638         unsigned int pmp, pmp_map;
1639         struct mv_port_priv *pp = ap->private_data;
1640
1641         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
1642                 /*
1643                  * Perform NCQ error analysis on failed PMPs
1644                  * before we freeze the port entirely.
1645                  *
1646                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
1647                  */
1648                 pmp_map = pp->delayed_eh_pmp_map;
1649                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
1650                 for (pmp = 0; pmp_map != 0; pmp++) {
1651                         unsigned int this_pmp = (1 << pmp);
1652                         if (pmp_map & this_pmp) {
1653                                 struct ata_link *link = &ap->pmp_link[pmp];
1654                                 pmp_map &= ~this_pmp;
1655                                 ata_eh_analyze_ncq_error(link);
1656                         }
1657                 }
1658                 ata_port_freeze(ap);
1659         }
1660         sata_pmp_error_handler(ap);
1661 }
1662
1663 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
1664 {
1665         void __iomem *port_mmio = mv_ap_base(ap);
1666
1667         return readl(port_mmio + SATA_TESTCTL_OFS) >> 16;
1668 }
1669
1670 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
1671 {
1672         struct ata_eh_info *ehi;
1673         unsigned int pmp;
1674
1675         /*
1676          * Initialize EH info for PMPs which saw device errors
1677          */
1678         ehi = &ap->link.eh_info;
1679         for (pmp = 0; pmp_map != 0; pmp++) {
1680                 unsigned int this_pmp = (1 << pmp);
1681                 if (pmp_map & this_pmp) {
1682                         struct ata_link *link = &ap->pmp_link[pmp];
1683
1684                         pmp_map &= ~this_pmp;
1685                         ehi = &link->eh_info;
1686                         ata_ehi_clear_desc(ehi);
1687                         ata_ehi_push_desc(ehi, "dev err");
1688                         ehi->err_mask |= AC_ERR_DEV;
1689                         ehi->action |= ATA_EH_RESET;
1690                         ata_link_abort(link);
1691                 }
1692         }
1693 }
1694
1695 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
1696 {
1697         struct mv_port_priv *pp = ap->private_data;
1698         int failed_links;
1699         unsigned int old_map, new_map;
1700
1701         /*
1702          * Device error during FBS+NCQ operation:
1703          *
1704          * Set a port flag to prevent further I/O being enqueued.
1705          * Leave the EDMA running to drain outstanding commands from this port.
1706          * Perform the post-mortem/EH only when all responses are complete.
1707          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
1708          */
1709         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
1710                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
1711                 pp->delayed_eh_pmp_map = 0;
1712         }
1713         old_map = pp->delayed_eh_pmp_map;
1714         new_map = old_map | mv_get_err_pmp_map(ap);
1715
1716         if (old_map != new_map) {
1717                 pp->delayed_eh_pmp_map = new_map;
1718                 mv_pmp_eh_prep(ap, new_map & ~old_map);
1719         }
1720         failed_links = hweight16(new_map);
1721
1722         ata_port_printk(ap, KERN_INFO, "%s: pmp_map=%04x qc_map=%04x "
1723                         "failed_links=%d nr_active_links=%d\n",
1724                         __func__, pp->delayed_eh_pmp_map,
1725                         ap->qc_active, failed_links,
1726                         ap->nr_active_links);
1727
1728         if (ap->nr_active_links <= failed_links) {
1729                 mv_process_crpb_entries(ap, pp);
1730                 mv_stop_edma(ap);
1731                 mv_eh_freeze(ap);
1732                 ata_port_printk(ap, KERN_INFO, "%s: done\n", __func__);
1733                 return 1;       /* handled */
1734         }
1735         ata_port_printk(ap, KERN_INFO, "%s: waiting\n", __func__);
1736         return 1;       /* handled */
1737 }
1738
1739 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
1740 {
1741         /*
1742          * Possible future enhancement:
1743          *
1744          * FBS+non-NCQ operation is not yet implemented.
1745          * See related notes in mv_edma_cfg().
1746          *
1747          * Device error during FBS+non-NCQ operation:
1748          *
1749          * We need to snapshot the shadow registers for each failed command.
1750          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
1751          */
1752         return 0;       /* not handled */
1753 }
1754
1755 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
1756 {
1757         struct mv_port_priv *pp = ap->private_data;
1758
1759         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1760                 return 0;       /* EDMA was not active: not handled */
1761         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
1762                 return 0;       /* FBS was not active: not handled */
1763
1764         if (!(edma_err_cause & EDMA_ERR_DEV))
1765                 return 0;       /* non DEV error: not handled */
1766         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
1767         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
1768                 return 0;       /* other problems: not handled */
1769
1770         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
1771                 /*
1772                  * EDMA should NOT have self-disabled for this case.
1773                  * If it did, then something is wrong elsewhere,
1774                  * and we cannot handle it here.
1775                  */
1776                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1777                         ata_port_printk(ap, KERN_WARNING,
1778                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1779                                 __func__, edma_err_cause, pp->pp_flags);
1780                         return 0; /* not handled */
1781                 }
1782                 return mv_handle_fbs_ncq_dev_err(ap);
1783         } else {
1784                 /*
1785                  * EDMA should have self-disabled for this case.
1786                  * If it did not, then something is wrong elsewhere,
1787                  * and we cannot handle it here.
1788                  */
1789                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
1790                         ata_port_printk(ap, KERN_WARNING,
1791                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1792                                 __func__, edma_err_cause, pp->pp_flags);
1793                         return 0; /* not handled */
1794                 }
1795                 return mv_handle_fbs_non_ncq_dev_err(ap);
1796         }
1797         return 0;       /* not handled */
1798 }
1799
1800 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
1801 {
1802         struct ata_eh_info *ehi = &ap->link.eh_info;
1803         char *when = "idle";
1804
1805         ata_ehi_clear_desc(ehi);
1806         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
1807                 when = "disabled";
1808         } else if (edma_was_enabled) {
1809                 when = "EDMA enabled";
1810         } else {
1811                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
1812                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
1813                         when = "polling";
1814         }
1815         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
1816         ehi->err_mask |= AC_ERR_OTHER;
1817         ehi->action   |= ATA_EH_RESET;
1818         ata_port_freeze(ap);
1819 }
1820
1821 /**
1822  *      mv_err_intr - Handle error interrupts on the port
1823  *      @ap: ATA channel to manipulate
1824  *      @qc: affected command (non-NCQ), or NULL
1825  *
1826  *      Most cases require a full reset of the chip's state machine,
1827  *      which also performs a COMRESET.
1828  *      Also, if the port disabled DMA, update our cached copy to match.
1829  *
1830  *      LOCKING:
1831  *      Inherited from caller.
1832  */
1833 static void mv_err_intr(struct ata_port *ap)
1834 {
1835         void __iomem *port_mmio = mv_ap_base(ap);
1836         u32 edma_err_cause, eh_freeze_mask, serr = 0;
1837         u32 fis_cause = 0;
1838         struct mv_port_priv *pp = ap->private_data;
1839         struct mv_host_priv *hpriv = ap->host->private_data;
1840         unsigned int action = 0, err_mask = 0;
1841         struct ata_eh_info *ehi = &ap->link.eh_info;
1842         struct ata_queued_cmd *qc;
1843         int abort = 0;
1844
1845         /*
1846          * Read and clear the SError and err_cause bits.
1847          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
1848          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
1849          */
1850         sata_scr_read(&ap->link, SCR_ERROR, &serr);
1851         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
1852
1853         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1854         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
1855                 fis_cause = readl(port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1856                 writelfl(~fis_cause, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
1857         }
1858         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1859
1860         if (edma_err_cause & EDMA_ERR_DEV) {
1861                 /*
1862                  * Device errors during FIS-based switching operation
1863                  * require special handling.
1864                  */
1865                 if (mv_handle_dev_err(ap, edma_err_cause))
1866                         return;
1867         }
1868
1869         qc = mv_get_active_qc(ap);
1870         ata_ehi_clear_desc(ehi);
1871         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
1872                           edma_err_cause, pp->pp_flags);
1873
1874         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
1875                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
1876                 if (fis_cause & SATA_FIS_IRQ_AN) {
1877                         u32 ec = edma_err_cause &
1878                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
1879                         sata_async_notification(ap);
1880                         if (!ec)
1881                                 return; /* Just an AN; no need for the nukes */
1882                         ata_ehi_push_desc(ehi, "SDB notify");
1883                 }
1884         }
1885         /*
1886          * All generations share these EDMA error cause bits:
1887          */
1888         if (edma_err_cause & EDMA_ERR_DEV) {
1889                 err_mask |= AC_ERR_DEV;
1890                 action |= ATA_EH_RESET;
1891                 ata_ehi_push_desc(ehi, "dev error");
1892         }
1893         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
1894                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
1895                         EDMA_ERR_INTRL_PAR)) {
1896                 err_mask |= AC_ERR_ATA_BUS;
1897                 action |= ATA_EH_RESET;
1898                 ata_ehi_push_desc(ehi, "parity error");
1899         }
1900         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
1901                 ata_ehi_hotplugged(ehi);
1902                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
1903                         "dev disconnect" : "dev connect");
1904                 action |= ATA_EH_RESET;
1905         }
1906
1907         /*
1908          * Gen-I has a different SELF_DIS bit,
1909          * different FREEZE bits, and no SERR bit:
1910          */
1911         if (IS_GEN_I(hpriv)) {
1912                 eh_freeze_mask = EDMA_EH_FREEZE_5;
1913                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
1914                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1915                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1916                 }
1917         } else {
1918                 eh_freeze_mask = EDMA_EH_FREEZE;
1919                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1920                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1921                         ata_ehi_push_desc(ehi, "EDMA self-disable");
1922                 }
1923                 if (edma_err_cause & EDMA_ERR_SERR) {
1924                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
1925                         err_mask |= AC_ERR_ATA_BUS;
1926                         action |= ATA_EH_RESET;
1927                 }
1928         }
1929
1930         if (!err_mask) {
1931                 err_mask = AC_ERR_OTHER;
1932                 action |= ATA_EH_RESET;
1933         }
1934
1935         ehi->serror |= serr;
1936         ehi->action |= action;
1937
1938         if (qc)
1939                 qc->err_mask |= err_mask;
1940         else
1941                 ehi->err_mask |= err_mask;
1942
1943         if (err_mask == AC_ERR_DEV) {
1944                 /*
1945                  * Cannot do ata_port_freeze() here,
1946                  * because it would kill PIO access,
1947                  * which is needed for further diagnosis.
1948                  */
1949                 mv_eh_freeze(ap);
1950                 abort = 1;
1951         } else if (edma_err_cause & eh_freeze_mask) {
1952                 /*
1953                  * Note to self: ata_port_freeze() calls ata_port_abort()
1954                  */
1955                 ata_port_freeze(ap);
1956         } else {
1957                 abort = 1;
1958         }
1959
1960         if (abort) {
1961                 if (qc)
1962                         ata_link_abort(qc->dev->link);
1963                 else
1964                         ata_port_abort(ap);
1965         }
1966 }
1967
1968 static void mv_process_crpb_response(struct ata_port *ap,
1969                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
1970 {
1971         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
1972
1973         if (qc) {
1974                 u8 ata_status;
1975                 u16 edma_status = le16_to_cpu(response->flags);
1976                 /*
1977                  * edma_status from a response queue entry:
1978                  *   LSB is from EDMA_ERR_IRQ_CAUSE_OFS (non-NCQ only).
1979                  *   MSB is saved ATA status from command completion.
1980                  */
1981                 if (!ncq_enabled) {
1982                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
1983                         if (err_cause) {
1984                                 /*
1985                                  * Error will be seen/handled by mv_err_intr().
1986                                  * So do nothing at all here.
1987                                  */
1988                                 return;
1989                         }
1990                 }
1991                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
1992                 if (!ac_err_mask(ata_status))
1993                         ata_qc_complete(qc);
1994                 /* else: leave it for mv_err_intr() */
1995         } else {
1996                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
1997                                 __func__, tag);
1998         }
1999 }
2000
2001 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
2002 {
2003         void __iomem *port_mmio = mv_ap_base(ap);
2004         struct mv_host_priv *hpriv = ap->host->private_data;
2005         u32 in_index;
2006         bool work_done = false;
2007         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2008
2009         /* Get the hardware queue position index */
2010         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS)
2011                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2012
2013         /* Process new responses from since the last time we looked */
2014         while (in_index != pp->resp_idx) {
2015                 unsigned int tag;
2016                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2017
2018                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2019
2020                 if (IS_GEN_I(hpriv)) {
2021                         /* 50xx: no NCQ, only one command active at a time */
2022                         tag = ap->link.active_tag;
2023                 } else {
2024                         /* Gen II/IIE: get command tag from CRPB entry */
2025                         tag = le16_to_cpu(response->id) & 0x1f;
2026                 }
2027                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
2028                 work_done = true;
2029         }
2030
2031         /* Update the software queue position index in hardware */
2032         if (work_done)
2033                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2034                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2035                          port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
2036 }
2037
2038 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2039 {
2040         struct mv_port_priv *pp;
2041         int edma_was_enabled;
2042
2043         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2044                 mv_unexpected_intr(ap, 0);
2045                 return;
2046         }
2047         /*
2048          * Grab a snapshot of the EDMA_EN flag setting,
2049          * so that we have a consistent view for this port,
2050          * even if something we call of our routines changes it.
2051          */
2052         pp = ap->private_data;
2053         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2054         /*
2055          * Process completed CRPB response(s) before other events.
2056          */
2057         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2058                 mv_process_crpb_entries(ap, pp);
2059                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2060                         mv_handle_fbs_ncq_dev_err(ap);
2061         }
2062         /*
2063          * Handle chip-reported errors, or continue on to handle PIO.
2064          */
2065         if (unlikely(port_cause & ERR_IRQ)) {
2066                 mv_err_intr(ap);
2067         } else if (!edma_was_enabled) {
2068                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2069                 if (qc)
2070                         ata_sff_host_intr(ap, qc);
2071                 else
2072                         mv_unexpected_intr(ap, edma_was_enabled);
2073         }
2074 }
2075
2076 /**
2077  *      mv_host_intr - Handle all interrupts on the given host controller
2078  *      @host: host specific structure
2079  *      @main_irq_cause: Main interrupt cause register for the chip.
2080  *
2081  *      LOCKING:
2082  *      Inherited from caller.
2083  */
2084 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2085 {
2086         struct mv_host_priv *hpriv = host->private_data;
2087         void __iomem *mmio = hpriv->base, *hc_mmio;
2088         unsigned int handled = 0, port;
2089
2090         for (port = 0; port < hpriv->n_ports; port++) {
2091                 struct ata_port *ap = host->ports[port];
2092                 unsigned int p, shift, hardport, port_cause;
2093
2094                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2095                 /*
2096                  * Each hc within the host has its own hc_irq_cause register,
2097                  * where the interrupting ports bits get ack'd.
2098                  */
2099                 if (hardport == 0) {    /* first port on this hc ? */
2100                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2101                         u32 port_mask, ack_irqs;
2102                         /*
2103                          * Skip this entire hc if nothing pending for any ports
2104                          */
2105                         if (!hc_cause) {
2106                                 port += MV_PORTS_PER_HC - 1;
2107                                 continue;
2108                         }
2109                         /*
2110                          * We don't need/want to read the hc_irq_cause register,
2111                          * because doing so hurts performance, and
2112                          * main_irq_cause already gives us everything we need.
2113                          *
2114                          * But we do have to *write* to the hc_irq_cause to ack
2115                          * the ports that we are handling this time through.
2116                          *
2117                          * This requires that we create a bitmap for those
2118                          * ports which interrupted us, and use that bitmap
2119                          * to ack (only) those ports via hc_irq_cause.
2120                          */
2121                         ack_irqs = 0;
2122                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2123                                 if ((port + p) >= hpriv->n_ports)
2124                                         break;
2125                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2126                                 if (hc_cause & port_mask)
2127                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2128                         }
2129                         hc_mmio = mv_hc_base_from_port(mmio, port);
2130                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE_OFS);
2131                         handled = 1;
2132                 }
2133                 /*
2134                  * Handle interrupts signalled for this port:
2135                  */
2136                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2137                 if (port_cause)
2138                         mv_port_intr(ap, port_cause);
2139         }
2140         return handled;
2141 }
2142
2143 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2144 {
2145         struct mv_host_priv *hpriv = host->private_data;
2146         struct ata_port *ap;
2147         struct ata_queued_cmd *qc;
2148         struct ata_eh_info *ehi;
2149         unsigned int i, err_mask, printed = 0;
2150         u32 err_cause;
2151
2152         err_cause = readl(mmio + hpriv->irq_cause_ofs);
2153
2154         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
2155                    err_cause);
2156
2157         DPRINTK("All regs @ PCI error\n");
2158         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2159
2160         writelfl(0, mmio + hpriv->irq_cause_ofs);
2161
2162         for (i = 0; i < host->n_ports; i++) {
2163                 ap = host->ports[i];
2164                 if (!ata_link_offline(&ap->link)) {
2165                         ehi = &ap->link.eh_info;
2166                         ata_ehi_clear_desc(ehi);
2167                         if (!printed++)
2168                                 ata_ehi_push_desc(ehi,
2169                                         "PCI err cause 0x%08x", err_cause);
2170                         err_mask = AC_ERR_HOST_BUS;
2171                         ehi->action = ATA_EH_RESET;
2172                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2173                         if (qc)
2174                                 qc->err_mask |= err_mask;
2175                         else
2176                                 ehi->err_mask |= err_mask;
2177
2178                         ata_port_freeze(ap);
2179                 }
2180         }
2181         return 1;       /* handled */
2182 }
2183
2184 /**
2185  *      mv_interrupt - Main interrupt event handler
2186  *      @irq: unused
2187  *      @dev_instance: private data; in this case the host structure
2188  *
2189  *      Read the read only register to determine if any host
2190  *      controllers have pending interrupts.  If so, call lower level
2191  *      routine to handle.  Also check for PCI errors which are only
2192  *      reported here.
2193  *
2194  *      LOCKING:
2195  *      This routine holds the host lock while processing pending
2196  *      interrupts.
2197  */
2198 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2199 {
2200         struct ata_host *host = dev_instance;
2201         struct mv_host_priv *hpriv = host->private_data;
2202         unsigned int handled = 0;
2203         u32 main_irq_cause, main_irq_mask, pending_irqs;
2204
2205         spin_lock(&host->lock);
2206         main_irq_cause = readl(hpriv->main_irq_cause_addr);
2207         main_irq_mask  = readl(hpriv->main_irq_mask_addr);
2208         pending_irqs   = main_irq_cause & main_irq_mask;
2209         /*
2210          * Deal with cases where we either have nothing pending, or have read
2211          * a bogus register value which can indicate HW removal or PCI fault.
2212          */
2213         if (pending_irqs && main_irq_cause != 0xffffffffU) {
2214                 if (unlikely((pending_irqs & PCI_ERR) && HAS_PCI(host)))
2215                         handled = mv_pci_error(host, hpriv->base);
2216                 else
2217                         handled = mv_host_intr(host, pending_irqs);
2218         }
2219         spin_unlock(&host->lock);
2220         return IRQ_RETVAL(handled);
2221 }
2222
2223 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
2224 {
2225         unsigned int ofs;
2226
2227         switch (sc_reg_in) {
2228         case SCR_STATUS:
2229         case SCR_ERROR:
2230         case SCR_CONTROL:
2231                 ofs = sc_reg_in * sizeof(u32);
2232                 break;
2233         default:
2234                 ofs = 0xffffffffU;
2235                 break;
2236         }
2237         return ofs;
2238 }
2239
2240 static int mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val)
2241 {
2242         struct mv_host_priv *hpriv = ap->host->private_data;
2243         void __iomem *mmio = hpriv->base;
2244         void __iomem *addr = mv5_phy_base(mmio, ap->port_no);
2245         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2246
2247         if (ofs != 0xffffffffU) {
2248                 *val = readl(addr + ofs);
2249                 return 0;
2250         } else
2251                 return -EINVAL;
2252 }
2253
2254 static int mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
2255 {
2256         struct mv_host_priv *hpriv = ap->host->private_data;
2257         void __iomem *mmio = hpriv->base;
2258         void __iomem *addr = mv5_phy_base(mmio, ap->port_no);
2259         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2260
2261         if (ofs != 0xffffffffU) {
2262                 writelfl(val, addr + ofs);
2263                 return 0;
2264         } else
2265                 return -EINVAL;
2266 }
2267
2268 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
2269 {
2270         struct pci_dev *pdev = to_pci_dev(host->dev);
2271         int early_5080;
2272
2273         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
2274
2275         if (!early_5080) {
2276                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2277                 tmp |= (1 << 0);
2278                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2279         }
2280
2281         mv_reset_pci_bus(host, mmio);
2282 }
2283
2284 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2285 {
2286         writel(0x0fcfffff, mmio + MV_FLASH_CTL_OFS);
2287 }
2288
2289 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
2290                            void __iomem *mmio)
2291 {
2292         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
2293         u32 tmp;
2294
2295         tmp = readl(phy_mmio + MV5_PHY_MODE);
2296
2297         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
2298         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
2299 }
2300
2301 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2302 {
2303         u32 tmp;
2304
2305         writel(0, mmio + MV_GPIO_PORT_CTL_OFS);
2306
2307         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
2308
2309         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2310         tmp |= ~(1 << 0);
2311         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2312 }
2313
2314 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2315                            unsigned int port)
2316 {
2317         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
2318         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
2319         u32 tmp;
2320         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
2321
2322         if (fix_apm_sq) {
2323                 tmp = readl(phy_mmio + MV5_LTMODE_OFS);
2324                 tmp |= (1 << 19);
2325                 writel(tmp, phy_mmio + MV5_LTMODE_OFS);
2326
2327                 tmp = readl(phy_mmio + MV5_PHY_CTL_OFS);
2328                 tmp &= ~0x3;
2329                 tmp |= 0x1;
2330                 writel(tmp, phy_mmio + MV5_PHY_CTL_OFS);
2331         }
2332
2333         tmp = readl(phy_mmio + MV5_PHY_MODE);
2334         tmp &= ~mask;
2335         tmp |= hpriv->signal[port].pre;
2336         tmp |= hpriv->signal[port].amps;
2337         writel(tmp, phy_mmio + MV5_PHY_MODE);
2338 }
2339
2340
2341 #undef ZERO
2342 #define ZERO(reg) writel(0, port_mmio + (reg))
2343 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
2344                              unsigned int port)
2345 {
2346         void __iomem *port_mmio = mv_port_base(mmio, port);
2347
2348         mv_reset_channel(hpriv, mmio, port);
2349
2350         ZERO(0x028);    /* command */
2351         writel(0x11f, port_mmio + EDMA_CFG_OFS);
2352         ZERO(0x004);    /* timer */
2353         ZERO(0x008);    /* irq err cause */
2354         ZERO(0x00c);    /* irq err mask */
2355         ZERO(0x010);    /* rq bah */
2356         ZERO(0x014);    /* rq inp */
2357         ZERO(0x018);    /* rq outp */
2358         ZERO(0x01c);    /* respq bah */
2359         ZERO(0x024);    /* respq outp */
2360         ZERO(0x020);    /* respq inp */
2361         ZERO(0x02c);    /* test control */
2362         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2363 }
2364 #undef ZERO
2365
2366 #define ZERO(reg) writel(0, hc_mmio + (reg))
2367 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2368                         unsigned int hc)
2369 {
2370         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2371         u32 tmp;
2372
2373         ZERO(0x00c);
2374         ZERO(0x010);
2375         ZERO(0x014);
2376         ZERO(0x018);
2377
2378         tmp = readl(hc_mmio + 0x20);
2379         tmp &= 0x1c1c1c1c;
2380         tmp |= 0x03030303;
2381         writel(tmp, hc_mmio + 0x20);
2382 }
2383 #undef ZERO
2384
2385 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2386                         unsigned int n_hc)
2387 {
2388         unsigned int hc, port;
2389
2390         for (hc = 0; hc < n_hc; hc++) {
2391                 for (port = 0; port < MV_PORTS_PER_HC; port++)
2392                         mv5_reset_hc_port(hpriv, mmio,
2393                                           (hc * MV_PORTS_PER_HC) + port);
2394
2395                 mv5_reset_one_hc(hpriv, mmio, hc);
2396         }
2397
2398         return 0;
2399 }
2400
2401 #undef ZERO
2402 #define ZERO(reg) writel(0, mmio + (reg))
2403 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
2404 {
2405         struct mv_host_priv *hpriv = host->private_data;
2406         u32 tmp;
2407
2408         tmp = readl(mmio + MV_PCI_MODE_OFS);
2409         tmp &= 0xff00ffff;
2410         writel(tmp, mmio + MV_PCI_MODE_OFS);
2411
2412         ZERO(MV_PCI_DISC_TIMER);
2413         ZERO(MV_PCI_MSI_TRIGGER);
2414         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT_OFS);
2415         ZERO(MV_PCI_SERR_MASK);
2416         ZERO(hpriv->irq_cause_ofs);
2417         ZERO(hpriv->irq_mask_ofs);
2418         ZERO(MV_PCI_ERR_LOW_ADDRESS);
2419         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
2420         ZERO(MV_PCI_ERR_ATTRIBUTE);
2421         ZERO(MV_PCI_ERR_COMMAND);
2422 }
2423 #undef ZERO
2424
2425 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2426 {
2427         u32 tmp;
2428
2429         mv5_reset_flash(hpriv, mmio);
2430
2431         tmp = readl(mmio + MV_GPIO_PORT_CTL_OFS);
2432         tmp &= 0x3;
2433         tmp |= (1 << 5) | (1 << 6);
2434         writel(tmp, mmio + MV_GPIO_PORT_CTL_OFS);
2435 }
2436
2437 /**
2438  *      mv6_reset_hc - Perform the 6xxx global soft reset
2439  *      @mmio: base address of the HBA
2440  *
2441  *      This routine only applies to 6xxx parts.
2442  *
2443  *      LOCKING:
2444  *      Inherited from caller.
2445  */
2446 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2447                         unsigned int n_hc)
2448 {
2449         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
2450         int i, rc = 0;
2451         u32 t;
2452
2453         /* Following procedure defined in PCI "main command and status
2454          * register" table.
2455          */
2456         t = readl(reg);
2457         writel(t | STOP_PCI_MASTER, reg);
2458
2459         for (i = 0; i < 1000; i++) {
2460                 udelay(1);
2461                 t = readl(reg);
2462                 if (PCI_MASTER_EMPTY & t)
2463                         break;
2464         }
2465         if (!(PCI_MASTER_EMPTY & t)) {
2466                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
2467                 rc = 1;
2468                 goto done;
2469         }
2470
2471         /* set reset */
2472         i = 5;
2473         do {
2474                 writel(t | GLOB_SFT_RST, reg);
2475                 t = readl(reg);
2476                 udelay(1);
2477         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
2478
2479         if (!(GLOB_SFT_RST & t)) {
2480                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
2481                 rc = 1;
2482                 goto done;
2483         }
2484
2485         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
2486         i = 5;
2487         do {
2488                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
2489                 t = readl(reg);
2490                 udelay(1);
2491         } while ((GLOB_SFT_RST & t) && (i-- > 0));
2492
2493         if (GLOB_SFT_RST & t) {
2494                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
2495                 rc = 1;
2496         }
2497 done:
2498         return rc;
2499 }
2500
2501 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
2502                            void __iomem *mmio)
2503 {
2504         void __iomem *port_mmio;
2505         u32 tmp;
2506
2507         tmp = readl(mmio + MV_RESET_CFG_OFS);
2508         if ((tmp & (1 << 0)) == 0) {
2509                 hpriv->signal[idx].amps = 0x7 << 8;
2510                 hpriv->signal[idx].pre = 0x1 << 5;
2511                 return;
2512         }
2513
2514         port_mmio = mv_port_base(mmio, idx);
2515         tmp = readl(port_mmio + PHY_MODE2);
2516
2517         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2518         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2519 }
2520
2521 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2522 {
2523         writel(0x00000060, mmio + MV_GPIO_PORT_CTL_OFS);
2524 }
2525
2526 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2527                            unsigned int port)
2528 {
2529         void __iomem *port_mmio = mv_port_base(mmio, port);
2530
2531         u32 hp_flags = hpriv->hp_flags;
2532         int fix_phy_mode2 =
2533                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2534         int fix_phy_mode4 =
2535                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2536         u32 m2, tmp;
2537
2538         if (fix_phy_mode2) {
2539                 m2 = readl(port_mmio + PHY_MODE2);
2540                 m2 &= ~(1 << 16);
2541                 m2 |= (1 << 31);
2542                 writel(m2, port_mmio + PHY_MODE2);
2543
2544                 udelay(200);
2545
2546                 m2 = readl(port_mmio + PHY_MODE2);
2547                 m2 &= ~((1 << 16) | (1 << 31));
2548                 writel(m2, port_mmio + PHY_MODE2);
2549
2550                 udelay(200);
2551         }
2552
2553         /* who knows what this magic does */
2554         tmp = readl(port_mmio + PHY_MODE3);
2555         tmp &= ~0x7F800000;
2556         tmp |= 0x2A800000;
2557         writel(tmp, port_mmio + PHY_MODE3);
2558
2559         if (fix_phy_mode4) {
2560                 u32 m4;
2561
2562                 m4 = readl(port_mmio + PHY_MODE4);
2563
2564                 if (hp_flags & MV_HP_ERRATA_60X1B2)
2565                         tmp = readl(port_mmio + PHY_MODE3);
2566
2567                 /* workaround for errata FEr SATA#10 (part 1) */
2568                 m4 = (m4 & ~(1 << 1)) | (1 << 0);
2569
2570                 writel(m4, port_mmio + PHY_MODE4);
2571
2572                 if (hp_flags & MV_HP_ERRATA_60X1B2)
2573                         writel(tmp, port_mmio + PHY_MODE3);
2574         }
2575
2576         /* Revert values of pre-emphasis and signal amps to the saved ones */
2577         m2 = readl(port_mmio + PHY_MODE2);
2578
2579         m2 &= ~MV_M2_PREAMP_MASK;
2580         m2 |= hpriv->signal[port].amps;
2581         m2 |= hpriv->signal[port].pre;
2582         m2 &= ~(1 << 16);
2583
2584         /* according to mvSata 3.6.1, some IIE values are fixed */
2585         if (IS_GEN_IIE(hpriv)) {
2586                 m2 &= ~0xC30FF01F;
2587                 m2 |= 0x0000900F;
2588         }
2589
2590         writel(m2, port_mmio + PHY_MODE2);
2591 }
2592
2593 /* TODO: use the generic LED interface to configure the SATA Presence */
2594 /* & Acitivy LEDs on the board */
2595 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
2596                                       void __iomem *mmio)
2597 {
2598         return;
2599 }
2600
2601 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
2602                            void __iomem *mmio)
2603 {
2604         void __iomem *port_mmio;
2605         u32 tmp;
2606
2607         port_mmio = mv_port_base(mmio, idx);
2608         tmp = readl(port_mmio + PHY_MODE2);
2609
2610         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2611         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2612 }
2613
2614 #undef ZERO
2615 #define ZERO(reg) writel(0, port_mmio + (reg))
2616 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
2617                                         void __iomem *mmio, unsigned int port)
2618 {
2619         void __iomem *port_mmio = mv_port_base(mmio, port);
2620
2621         mv_reset_channel(hpriv, mmio, port);
2622
2623         ZERO(0x028);            /* command */
2624         writel(0x101f, port_mmio + EDMA_CFG_OFS);
2625         ZERO(0x004);            /* timer */
2626         ZERO(0x008);            /* irq err cause */
2627         ZERO(0x00c);            /* irq err mask */
2628         ZERO(0x010);            /* rq bah */
2629         ZERO(0x014);            /* rq inp */
2630         ZERO(0x018);            /* rq outp */
2631         ZERO(0x01c);            /* respq bah */
2632         ZERO(0x024);            /* respq outp */
2633         ZERO(0x020);            /* respq inp */
2634         ZERO(0x02c);            /* test control */
2635         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2636 }
2637
2638 #undef ZERO
2639
2640 #define ZERO(reg) writel(0, hc_mmio + (reg))
2641 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
2642                                        void __iomem *mmio)
2643 {
2644         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
2645
2646         ZERO(0x00c);
2647         ZERO(0x010);
2648         ZERO(0x014);
2649
2650 }
2651
2652 #undef ZERO
2653
2654 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
2655                                   void __iomem *mmio, unsigned int n_hc)
2656 {
2657         unsigned int port;
2658
2659         for (port = 0; port < hpriv->n_ports; port++)
2660                 mv_soc_reset_hc_port(hpriv, mmio, port);
2661
2662         mv_soc_reset_one_hc(hpriv, mmio);
2663
2664         return 0;
2665 }
2666
2667 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
2668                                       void __iomem *mmio)
2669 {
2670         return;
2671 }
2672
2673 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
2674 {
2675         return;
2676 }
2677
2678 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
2679 {
2680         u32 ifcfg = readl(port_mmio + SATA_INTERFACE_CFG_OFS);
2681
2682         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
2683         if (want_gen2i)
2684                 ifcfg |= (1 << 7);              /* enable gen2i speed */
2685         writelfl(ifcfg, port_mmio + SATA_INTERFACE_CFG_OFS);
2686 }
2687
2688 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
2689                              unsigned int port_no)
2690 {
2691         void __iomem *port_mmio = mv_port_base(mmio, port_no);
2692
2693         /*
2694          * The datasheet warns against setting EDMA_RESET when EDMA is active
2695          * (but doesn't say what the problem might be).  So we first try
2696          * to disable the EDMA engine before doing the EDMA_RESET operation.
2697          */
2698         mv_stop_edma_engine(port_mmio);
2699         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2700
2701         if (!IS_GEN_I(hpriv)) {
2702                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
2703                 mv_setup_ifcfg(port_mmio, 1);
2704         }
2705         /*
2706          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
2707          * link, and physical layers.  It resets all SATA interface registers
2708          * (except for SATA_INTERFACE_CFG), and issues a COMRESET to the dev.
2709          */
2710         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2711         udelay(25);     /* allow reset propagation */
2712         writelfl(0, port_mmio + EDMA_CMD_OFS);
2713
2714         hpriv->ops->phy_errata(hpriv, mmio, port_no);
2715
2716         if (IS_GEN_I(hpriv))
2717                 mdelay(1);
2718 }
2719
2720 static void mv_pmp_select(struct ata_port *ap, int pmp)
2721 {
2722         if (sata_pmp_supported(ap)) {
2723                 void __iomem *port_mmio = mv_ap_base(ap);
2724                 u32 reg = readl(port_mmio + SATA_IFCTL_OFS);
2725                 int old = reg & 0xf;
2726
2727                 if (old != pmp) {
2728                         reg = (reg & ~0xf) | pmp;
2729                         writelfl(reg, port_mmio + SATA_IFCTL_OFS);
2730                 }
2731         }
2732 }
2733
2734 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
2735                                 unsigned long deadline)
2736 {
2737         mv_pmp_select(link->ap, sata_srst_pmp(link));
2738         return sata_std_hardreset(link, class, deadline);
2739 }
2740
2741 static int mv_softreset(struct ata_link *link, unsigned int *class,
2742                                 unsigned long deadline)
2743 {
2744         mv_pmp_select(link->ap, sata_srst_pmp(link));
2745         return ata_sff_softreset(link, class, deadline);
2746 }
2747
2748 static int mv_hardreset(struct ata_link *link, unsigned int *class,
2749                         unsigned long deadline)
2750 {
2751         struct ata_port *ap = link->ap;
2752         struct mv_host_priv *hpriv = ap->host->private_data;
2753         struct mv_port_priv *pp = ap->private_data;
2754         void __iomem *mmio = hpriv->base;
2755         int rc, attempts = 0, extra = 0;
2756         u32 sstatus;
2757         bool online;
2758
2759         mv_reset_channel(hpriv, mmio, ap->port_no);
2760         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2761
2762         /* Workaround for errata FEr SATA#10 (part 2) */
2763         do {
2764                 const unsigned long *timing =
2765                                 sata_ehc_deb_timing(&link->eh_context);
2766
2767                 rc = sata_link_hardreset(link, timing, deadline + extra,
2768                                          &online, NULL);
2769                 rc = online ? -EAGAIN : rc;
2770                 if (rc)
2771                         return rc;
2772                 sata_scr_read(link, SCR_STATUS, &sstatus);
2773                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
2774                         /* Force 1.5gb/s link speed and try again */
2775                         mv_setup_ifcfg(mv_ap_base(ap), 0);
2776                         if (time_after(jiffies + HZ, deadline))
2777                                 extra = HZ; /* only extend it once, max */
2778                 }
2779         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
2780
2781         return rc;
2782 }
2783
2784 static void mv_eh_freeze(struct ata_port *ap)
2785 {
2786         mv_stop_edma(ap);
2787         mv_enable_port_irqs(ap, 0);
2788 }
2789
2790 static void mv_eh_thaw(struct ata_port *ap)
2791 {
2792         struct mv_host_priv *hpriv = ap->host->private_data;
2793         unsigned int port = ap->port_no;
2794         unsigned int hardport = mv_hardport_from_port(port);
2795         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
2796         void __iomem *port_mmio = mv_ap_base(ap);
2797         u32 hc_irq_cause;
2798
2799         /* clear EDMA errors on this port */
2800         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2801
2802         /* clear pending irq events */
2803         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
2804         hc_irq_cause &= ~((DEV_IRQ | DMA_IRQ) << hardport);
2805         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
2806
2807         mv_enable_port_irqs(ap, ERR_IRQ);
2808 }
2809
2810 /**
2811  *      mv_port_init - Perform some early initialization on a single port.
2812  *      @port: libata data structure storing shadow register addresses
2813  *      @port_mmio: base address of the port
2814  *
2815  *      Initialize shadow register mmio addresses, clear outstanding
2816  *      interrupts on the port, and unmask interrupts for the future
2817  *      start of the port.
2818  *
2819  *      LOCKING:
2820  *      Inherited from caller.
2821  */
2822 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
2823 {
2824         void __iomem *shd_base = port_mmio + SHD_BLK_OFS;
2825         unsigned serr_ofs;
2826
2827         /* PIO related setup
2828          */
2829         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
2830         port->error_addr =
2831                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
2832         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
2833         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
2834         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
2835         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
2836         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
2837         port->status_addr =
2838                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
2839         /* special case: control/altstatus doesn't have ATA_REG_ address */
2840         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
2841
2842         /* unused: */
2843         port->cmd_addr = port->bmdma_addr = port->scr_addr = NULL;
2844
2845         /* Clear any currently outstanding port interrupt conditions */
2846         serr_ofs = mv_scr_offset(SCR_ERROR);
2847         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
2848         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2849
2850         /* unmask all non-transient EDMA error interrupts */
2851         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
2852
2853         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
2854                 readl(port_mmio + EDMA_CFG_OFS),
2855                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
2856                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
2857 }
2858
2859 static unsigned int mv_in_pcix_mode(struct ata_host *host)
2860 {
2861         struct mv_host_priv *hpriv = host->private_data;
2862         void __iomem *mmio = hpriv->base;
2863         u32 reg;
2864
2865         if (!HAS_PCI(host) || !IS_PCIE(hpriv))
2866                 return 0;       /* not PCI-X capable */
2867         reg = readl(mmio + MV_PCI_MODE_OFS);
2868         if ((reg & MV_PCI_MODE_MASK) == 0)
2869                 return 0;       /* conventional PCI mode */
2870         return 1;       /* chip is in PCI-X mode */
2871 }
2872
2873 static int mv_pci_cut_through_okay(struct ata_host *host)
2874 {
2875         struct mv_host_priv *hpriv = host->private_data;
2876         void __iomem *mmio = hpriv->base;
2877         u32 reg;
2878
2879         if (!mv_in_pcix_mode(host)) {
2880                 reg = readl(mmio + PCI_COMMAND_OFS);
2881                 if (reg & PCI_COMMAND_MRDTRIG)
2882                         return 0; /* not okay */
2883         }
2884         return 1; /* okay */
2885 }
2886
2887 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
2888 {
2889         struct pci_dev *pdev = to_pci_dev(host->dev);
2890         struct mv_host_priv *hpriv = host->private_data;
2891         u32 hp_flags = hpriv->hp_flags;
2892
2893         switch (board_idx) {
2894         case chip_5080:
2895                 hpriv->ops = &mv5xxx_ops;
2896                 hp_flags |= MV_HP_GEN_I;
2897
2898                 switch (pdev->revision) {
2899                 case 0x1:
2900                         hp_flags |= MV_HP_ERRATA_50XXB0;
2901                         break;
2902                 case 0x3:
2903                         hp_flags |= MV_HP_ERRATA_50XXB2;
2904                         break;
2905                 default:
2906                         dev_printk(KERN_WARNING, &pdev->dev,
2907                            "Applying 50XXB2 workarounds to unknown rev\n");
2908                         hp_flags |= MV_HP_ERRATA_50XXB2;
2909                         break;
2910                 }
2911                 break;
2912
2913         case chip_504x:
2914         case chip_508x:
2915                 hpriv->ops = &mv5xxx_ops;
2916                 hp_flags |= MV_HP_GEN_I;
2917
2918                 switch (pdev->revision) {
2919                 case 0x0:
2920                         hp_flags |= MV_HP_ERRATA_50XXB0;
2921                         break;
2922                 case 0x3:
2923                         hp_flags |= MV_HP_ERRATA_50XXB2;
2924                         break;
2925                 default:
2926                         dev_printk(KERN_WARNING, &pdev->dev,
2927                            "Applying B2 workarounds to unknown rev\n");
2928                         hp_flags |= MV_HP_ERRATA_50XXB2;
2929                         break;
2930                 }
2931                 break;
2932
2933         case chip_604x:
2934         case chip_608x:
2935                 hpriv->ops = &mv6xxx_ops;
2936                 hp_flags |= MV_HP_GEN_II;
2937
2938                 switch (pdev->revision) {
2939                 case 0x7:
2940                         hp_flags |= MV_HP_ERRATA_60X1B2;
2941                         break;
2942                 case 0x9:
2943                         hp_flags |= MV_HP_ERRATA_60X1C0;
2944                         break;
2945                 default:
2946                         dev_printk(KERN_WARNING, &pdev->dev,
2947                                    "Applying B2 workarounds to unknown rev\n");
2948                         hp_flags |= MV_HP_ERRATA_60X1B2;
2949                         break;
2950                 }
2951                 break;
2952
2953         case chip_7042:
2954                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
2955                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
2956                     (pdev->device == 0x2300 || pdev->device == 0x2310))
2957                 {
2958                         /*
2959                          * Highpoint RocketRAID PCIe 23xx series cards:
2960                          *
2961                          * Unconfigured drives are treated as "Legacy"
2962                          * by the BIOS, and it overwrites sector 8 with
2963                          * a "Lgcy" metadata block prior to Linux boot.
2964                          *
2965                          * Configured drives (RAID or JBOD) leave sector 8
2966                          * alone, but instead overwrite a high numbered
2967                          * sector for the RAID metadata.  This sector can
2968                          * be determined exactly, by truncating the physical
2969                          * drive capacity to a nice even GB value.
2970                          *
2971                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
2972                          *
2973                          * Warn the user, lest they think we're just buggy.
2974                          */
2975                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
2976                                 " BIOS CORRUPTS DATA on all attached drives,"
2977                                 " regardless of if/how they are configured."
2978                                 " BEWARE!\n");
2979                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
2980                                 " use sectors 8-9 on \"Legacy\" drives,"
2981                                 " and avoid the final two gigabytes on"
2982                                 " all RocketRAID BIOS initialized drives.\n");
2983                 }
2984                 /* drop through */
2985         case chip_6042:
2986                 hpriv->ops = &mv6xxx_ops;
2987                 hp_flags |= MV_HP_GEN_IIE;
2988                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
2989                         hp_flags |= MV_HP_CUT_THROUGH;
2990
2991                 switch (pdev->revision) {
2992                 case 0x0:
2993                         hp_flags |= MV_HP_ERRATA_XX42A0;
2994                         break;
2995                 case 0x1:
2996                         hp_flags |= MV_HP_ERRATA_60X1C0;
2997                         break;
2998                 default:
2999                         dev_printk(KERN_WARNING, &pdev->dev,
3000                            "Applying 60X1C0 workarounds to unknown rev\n");
3001                         hp_flags |= MV_HP_ERRATA_60X1C0;
3002                         break;
3003                 }
3004                 break;
3005         case chip_soc:
3006                 hpriv->ops = &mv_soc_ops;
3007                 hp_flags |= MV_HP_ERRATA_60X1C0;
3008                 break;
3009
3010         default:
3011                 dev_printk(KERN_ERR, host->dev,
3012                            "BUG: invalid board index %u\n", board_idx);
3013                 return 1;
3014         }
3015
3016         hpriv->hp_flags = hp_flags;
3017         if (hp_flags & MV_HP_PCIE) {
3018                 hpriv->irq_cause_ofs    = PCIE_IRQ_CAUSE_OFS;
3019                 hpriv->irq_mask_ofs     = PCIE_IRQ_MASK_OFS;
3020                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3021         } else {
3022                 hpriv->irq_cause_ofs    = PCI_IRQ_CAUSE_OFS;
3023                 hpriv->irq_mask_ofs     = PCI_IRQ_MASK_OFS;
3024                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3025         }
3026
3027         return 0;
3028 }
3029
3030 /**
3031  *      mv_init_host - Perform some early initialization of the host.
3032  *      @host: ATA host to initialize
3033  *      @board_idx: controller index
3034  *
3035  *      If possible, do an early global reset of the host.  Then do
3036  *      our port init and clear/unmask all/relevant host interrupts.
3037  *
3038  *      LOCKING:
3039  *      Inherited from caller.
3040  */
3041 static int mv_init_host(struct ata_host *host, unsigned int board_idx)
3042 {
3043         int rc = 0, n_hc, port, hc;
3044         struct mv_host_priv *hpriv = host->private_data;
3045         void __iomem *mmio = hpriv->base;
3046
3047         rc = mv_chip_id(host, board_idx);
3048         if (rc)
3049                 goto done;
3050
3051         if (HAS_PCI(host)) {
3052                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE_OFS;
3053                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK_OFS;
3054         } else {
3055                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE_OFS;
3056                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK_OFS;
3057         }
3058
3059         /* global interrupt mask: 0 == mask everything */
3060         mv_set_main_irq_mask(host, ~0, 0);
3061
3062         n_hc = mv_get_hc_count(host->ports[0]->flags);
3063
3064         for (port = 0; port < host->n_ports; port++)
3065                 hpriv->ops->read_preamp(hpriv, port, mmio);
3066
3067         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3068         if (rc)
3069                 goto done;
3070
3071         hpriv->ops->reset_flash(hpriv, mmio);
3072         hpriv->ops->reset_bus(host, mmio);
3073         hpriv->ops->enable_leds(hpriv, mmio);
3074
3075         for (port = 0; port < host->n_ports; port++) {
3076                 struct ata_port *ap = host->ports[port];
3077                 void __iomem *port_mmio = mv_port_base(mmio, port);
3078
3079                 mv_port_init(&ap->ioaddr, port_mmio);
3080
3081 #ifdef CONFIG_PCI
3082                 if (HAS_PCI(host)) {
3083                         unsigned int offset = port_mmio - mmio;
3084                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
3085                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
3086                 }
3087 #endif
3088         }
3089
3090         for (hc = 0; hc < n_hc; hc++) {
3091                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3092
3093                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3094                         "(before clear)=0x%08x\n", hc,
3095                         readl(hc_mmio + HC_CFG_OFS),
3096                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
3097
3098                 /* Clear any currently outstanding hc interrupt conditions */
3099                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
3100         }
3101
3102         if (HAS_PCI(host)) {
3103                 /* Clear any currently outstanding host interrupt conditions */
3104                 writelfl(0, mmio + hpriv->irq_cause_ofs);
3105
3106                 /* and unmask interrupt generation for host regs */
3107                 writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_ofs);
3108
3109                 /*
3110                  * enable only global host interrupts for now.
3111                  * The per-port interrupts get done later as ports are set up.
3112                  */
3113                 mv_set_main_irq_mask(host, 0, PCI_ERR);
3114         }
3115 done:
3116         return rc;
3117 }
3118
3119 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3120 {
3121         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3122                                                              MV_CRQB_Q_SZ, 0);
3123         if (!hpriv->crqb_pool)
3124                 return -ENOMEM;
3125
3126         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3127                                                              MV_CRPB_Q_SZ, 0);
3128         if (!hpriv->crpb_pool)
3129                 return -ENOMEM;
3130
3131         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
3132                                                              MV_SG_TBL_SZ, 0);
3133         if (!hpriv->sg_tbl_pool)
3134                 return -ENOMEM;
3135
3136         return 0;
3137 }
3138
3139 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
3140                                  struct mbus_dram_target_info *dram)
3141 {
3142         int i;
3143
3144         for (i = 0; i < 4; i++) {
3145                 writel(0, hpriv->base + WINDOW_CTRL(i));
3146                 writel(0, hpriv->base + WINDOW_BASE(i));
3147         }
3148
3149         for (i = 0; i < dram->num_cs; i++) {
3150                 struct mbus_dram_window *cs = dram->cs + i;
3151
3152                 writel(((cs->size - 1) & 0xffff0000) |
3153                         (cs->mbus_attr << 8) |
3154                         (dram->mbus_dram_target_id << 4) | 1,
3155                         hpriv->base + WINDOW_CTRL(i));
3156                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
3157         }
3158 }
3159
3160 /**
3161  *      mv_platform_probe - handle a positive probe of an soc Marvell
3162  *      host
3163  *      @pdev: platform device found
3164  *
3165  *      LOCKING:
3166  *      Inherited from caller.
3167  */
3168 static int mv_platform_probe(struct platform_device *pdev)
3169 {
3170         static int printed_version;
3171         const struct mv_sata_platform_data *mv_platform_data;
3172         const struct ata_port_info *ppi[] =
3173             { &mv_port_info[chip_soc], NULL };
3174         struct ata_host *host;
3175         struct mv_host_priv *hpriv;
3176         struct resource *res;
3177         int n_ports, rc;
3178
3179         if (!printed_version++)
3180                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3181
3182         /*
3183          * Simple resource validation ..
3184          */
3185         if (unlikely(pdev->num_resources != 2)) {
3186                 dev_err(&pdev->dev, "invalid number of resources\n");
3187                 return -EINVAL;
3188         }
3189
3190         /*
3191          * Get the register base first
3192          */
3193         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3194         if (res == NULL)
3195                 return -EINVAL;
3196
3197         /* allocate host */
3198         mv_platform_data = pdev->dev.platform_data;
3199         n_ports = mv_platform_data->n_ports;
3200
3201         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3202         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3203
3204         if (!host || !hpriv)
3205                 return -ENOMEM;
3206         host->private_data = hpriv;
3207         hpriv->n_ports = n_ports;
3208
3209         host->iomap = NULL;
3210         hpriv->base = devm_ioremap(&pdev->dev, res->start,
3211                                    res->end - res->start + 1);
3212         hpriv->base -= MV_SATAHC0_REG_BASE;
3213
3214         /*
3215          * (Re-)program MBUS remapping windows if we are asked to.
3216          */
3217         if (mv_platform_data->dram != NULL)
3218                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
3219
3220         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3221         if (rc)
3222                 return rc;
3223
3224         /* initialize adapter */
3225         rc = mv_init_host(host, chip_soc);
3226         if (rc)
3227                 return rc;
3228
3229         dev_printk(KERN_INFO, &pdev->dev,
3230                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
3231                    host->n_ports);
3232
3233         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
3234                                  IRQF_SHARED, &mv6_sht);
3235 }
3236
3237 /*
3238  *
3239  *      mv_platform_remove    -       unplug a platform interface
3240  *      @pdev: platform device
3241  *
3242  *      A platform bus SATA device has been unplugged. Perform the needed
3243  *      cleanup. Also called on module unload for any active devices.
3244  */
3245 static int __devexit mv_platform_remove(struct platform_device *pdev)
3246 {
3247         struct device *dev = &pdev->dev;
3248         struct ata_host *host = dev_get_drvdata(dev);
3249
3250         ata_host_detach(host);
3251         return 0;
3252 }
3253
3254 static struct platform_driver mv_platform_driver = {
3255         .probe                  = mv_platform_probe,
3256         .remove                 = __devexit_p(mv_platform_remove),
3257         .driver                 = {
3258                                    .name = DRV_NAME,
3259                                    .owner = THIS_MODULE,
3260                                   },
3261 };
3262
3263
3264 #ifdef CONFIG_PCI
3265 static int mv_pci_init_one(struct pci_dev *pdev,
3266                            const struct pci_device_id *ent);
3267
3268
3269 static struct pci_driver mv_pci_driver = {
3270         .name                   = DRV_NAME,
3271         .id_table               = mv_pci_tbl,
3272         .probe                  = mv_pci_init_one,
3273         .remove                 = ata_pci_remove_one,
3274 };
3275
3276 /*
3277  * module options
3278  */
3279 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
3280
3281
3282 /* move to PCI layer or libata core? */
3283 static int pci_go_64(struct pci_dev *pdev)
3284 {
3285         int rc;
3286
3287         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3288                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3289                 if (rc) {
3290                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3291                         if (rc) {
3292                                 dev_printk(KERN_ERR, &pdev->dev,
3293                                            "64-bit DMA enable failed\n");
3294                                 return rc;
3295                         }
3296                 }
3297         } else {
3298                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3299                 if (rc) {
3300                         dev_printk(KERN_ERR, &pdev->dev,
3301                                    "32-bit DMA enable failed\n");
3302                         return rc;
3303                 }
3304                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3305                 if (rc) {
3306                         dev_printk(KERN_ERR, &pdev->dev,
3307                                    "32-bit consistent DMA enable failed\n");
3308                         return rc;
3309                 }
3310         }
3311
3312         return rc;
3313 }
3314
3315 /**
3316  *      mv_print_info - Dump key info to kernel log for perusal.
3317  *      @host: ATA host to print info about
3318  *
3319  *      FIXME: complete this.
3320  *
3321  *      LOCKING:
3322  *      Inherited from caller.
3323  */
3324 static void mv_print_info(struct ata_host *host)
3325 {
3326         struct pci_dev *pdev = to_pci_dev(host->dev);
3327         struct mv_host_priv *hpriv = host->private_data;
3328         u8 scc;
3329         const char *scc_s, *gen;
3330
3331         /* Use this to determine the HW stepping of the chip so we know
3332          * what errata to workaround
3333          */
3334         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
3335         if (scc == 0)
3336                 scc_s = "SCSI";
3337         else if (scc == 0x01)
3338                 scc_s = "RAID";
3339         else
3340                 scc_s = "?";
3341
3342         if (IS_GEN_I(hpriv))
3343                 gen = "I";
3344         else if (IS_GEN_II(hpriv))
3345                 gen = "II";
3346         else if (IS_GEN_IIE(hpriv))
3347                 gen = "IIE";
3348         else
3349                 gen = "?";
3350
3351         dev_printk(KERN_INFO, &pdev->dev,
3352                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
3353                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
3354                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
3355 }
3356
3357 /**
3358  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
3359  *      @pdev: PCI device found
3360  *      @ent: PCI device ID entry for the matched host
3361  *
3362  *      LOCKING:
3363  *      Inherited from caller.
3364  */
3365 static int mv_pci_init_one(struct pci_dev *pdev,
3366                            const struct pci_device_id *ent)
3367 {
3368         static int printed_version;
3369         unsigned int board_idx = (unsigned int)ent->driver_data;
3370         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
3371         struct ata_host *host;
3372         struct mv_host_priv *hpriv;
3373         int n_ports, rc;
3374
3375         if (!printed_version++)
3376                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3377
3378         /* allocate host */
3379         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
3380
3381         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3382         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3383         if (!host || !hpriv)
3384                 return -ENOMEM;
3385         host->private_data = hpriv;
3386         hpriv->n_ports = n_ports;
3387
3388         /* acquire resources */
3389         rc = pcim_enable_device(pdev);
3390         if (rc)
3391                 return rc;
3392
3393         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
3394         if (rc == -EBUSY)
3395                 pcim_pin_device(pdev);
3396         if (rc)
3397                 return rc;
3398         host->iomap = pcim_iomap_table(pdev);
3399         hpriv->base = host->iomap[MV_PRIMARY_BAR];
3400
3401         rc = pci_go_64(pdev);
3402         if (rc)
3403                 return rc;
3404
3405         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3406         if (rc)
3407                 return rc;
3408
3409         /* initialize adapter */
3410         rc = mv_init_host(host, board_idx);
3411         if (rc)
3412                 return rc;
3413
3414         /* Enable interrupts */
3415         if (msi && pci_enable_msi(pdev))
3416                 pci_intx(pdev, 1);
3417
3418         mv_dump_pci_cfg(pdev, 0x68);
3419         mv_print_info(host);
3420
3421         pci_set_master(pdev);
3422         pci_try_set_mwi(pdev);
3423         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
3424                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
3425 }
3426 #endif
3427
3428 static int mv_platform_probe(struct platform_device *pdev);
3429 static int __devexit mv_platform_remove(struct platform_device *pdev);
3430
3431 static int __init mv_init(void)
3432 {
3433         int rc = -ENODEV;
3434 #ifdef CONFIG_PCI
3435         rc = pci_register_driver(&mv_pci_driver);
3436         if (rc < 0)
3437                 return rc;
3438 #endif
3439         rc = platform_driver_register(&mv_platform_driver);
3440
3441 #ifdef CONFIG_PCI
3442         if (rc < 0)
3443                 pci_unregister_driver(&mv_pci_driver);
3444 #endif
3445         return rc;
3446 }
3447
3448 static void __exit mv_exit(void)
3449 {
3450 #ifdef CONFIG_PCI
3451         pci_unregister_driver(&mv_pci_driver);
3452 #endif
3453         platform_driver_unregister(&mv_platform_driver);
3454 }
3455
3456 MODULE_AUTHOR("Brett Russ");
3457 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
3458 MODULE_LICENSE("GPL");
3459 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
3460 MODULE_VERSION(DRV_VERSION);
3461 MODULE_ALIAS("platform:" DRV_NAME);
3462
3463 #ifdef CONFIG_PCI
3464 module_param(msi, int, 0444);
3465 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
3466 #endif
3467
3468 module_init(mv_init);
3469 module_exit(mv_exit);