drivers/ide/ppc/pmac.c

   1 /*
   2  * Support for IDE interfaces on PowerMacs.
   3  *
   4  * These IDE interfaces are memory-mapped and have a DBDMA channel
   5  * for doing DMA.
   6  *
   7  *  Copyright (C) 1998-2003 Paul Mackerras & Ben. Herrenschmidt
   8  *  Copyright (C)      2007 Bartlomiej Zolnierkiewicz
   9  *
  10  *  This program is free software; you can redistribute it and/or
  11  *  modify it under the terms of the GNU General Public License
  12  *  as published by the Free Software Foundation; either version
  13  *  2 of the License, or (at your option) any later version.
  14  *
  15  * Some code taken from drivers/ide/ide-dma.c:
  16  *
  17  *  Copyright (c) 1995-1998  Mark Lord
  18  *
  19  * TODO: - Use pre-calculated (kauai) timing tables all the time and
  20  * get rid of the "rounded" tables used previously, so we have the
  21  * same table format for all controllers and can then just have one
  22  * big table
  23  *
  24  */
  25 #include <linux/types.h>
  26 #include <linux/kernel.h>
  27 #include <linux/init.h>
  28 #include <linux/delay.h>
  29 #include <linux/ide.h>
  30 #include <linux/notifier.h>
  31 #include <linux/reboot.h>
  32 #include <linux/pci.h>
  33 #include <linux/adb.h>
  34 #include <linux/pmu.h>
  35 #include <linux/scatterlist.h>
  36
  37 #include <asm/prom.h>
  38 #include <asm/io.h>
  39 #include <asm/dbdma.h>
  40 #include <asm/ide.h>
  41 #include <asm/pci-bridge.h>
  42 #include <asm/machdep.h>
  43 #include <asm/pmac_feature.h>
  44 #include <asm/sections.h>
  45 #include <asm/irq.h>
  46
  47 #ifndef CONFIG_PPC64
  48 #include <asm/mediabay.h>
  49 #endif
  50
  51 #include "../ide-timing.h"
  52
  53 #undef IDE_PMAC_DEBUG
  54
  55 #define DMA_WAIT_TIMEOUT        50
  56
  57 typedef struct pmac_ide_hwif {
  58         unsigned long                   regbase;
  59         int                             irq;
  60         int                             kind;
  61         int                             aapl_bus_id;
  62         unsigned                        cable_80 : 1;
  63         unsigned                        mediabay : 1;
  64         unsigned                        broken_dma : 1;
  65         unsigned                        broken_dma_warn : 1;
  66         struct device_node*             node;
  67         struct macio_dev                *mdev;
  68         u32                             timings[4];
  69         volatile u32 __iomem *          *kauai_fcr;
  70 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
  71         /* Those fields are duplicating what is in hwif. We currently
  72          * can't use the hwif ones because of some assumptions that are
  73          * beeing done by the generic code about the kind of dma controller
  74          * and format of the dma table. This will have to be fixed though.
  75          */
  76         volatile struct dbdma_regs __iomem *    dma_regs;
  77         struct dbdma_cmd*               dma_table_cpu;
  78 #endif
  79
  80 } pmac_ide_hwif_t;
  81
  82 enum {
  83         controller_ohare,       /* OHare based */
  84         controller_heathrow,    /* Heathrow/Paddington */
  85         controller_kl_ata3,     /* KeyLargo ATA-3 */
  86         controller_kl_ata4,     /* KeyLargo ATA-4 */
  87         controller_un_ata6,     /* UniNorth2 ATA-6 */
  88         controller_k2_ata6,     /* K2 ATA-6 */
  89         controller_sh_ata6,     /* Shasta ATA-6 */
  90 };
  91
  92 static const char* model_name[] = {
  93         "OHare ATA",            /* OHare based */
  94         "Heathrow ATA",         /* Heathrow/Paddington */
  95         "KeyLargo ATA-3",       /* KeyLargo ATA-3 (MDMA only) */
  96         "KeyLargo ATA-4",       /* KeyLargo ATA-4 (UDMA/66) */
  97         "UniNorth ATA-6",       /* UniNorth2 ATA-6 (UDMA/100) */
  98         "K2 ATA-6",             /* K2 ATA-6 (UDMA/100) */
  99         "Shasta ATA-6",         /* Shasta ATA-6 (UDMA/133) */
 100 };
 101
 102 /*
 103  * Extra registers, both 32-bit little-endian
 104  */
 105 #define IDE_TIMING_CONFIG       0x200
 106 #define IDE_INTERRUPT           0x300
 107
 108 /* Kauai (U2) ATA has different register setup */
 109 #define IDE_KAUAI_PIO_CONFIG    0x200
 110 #define IDE_KAUAI_ULTRA_CONFIG  0x210
 111 #define IDE_KAUAI_POLL_CONFIG   0x220
 112
 113 /*
 114  * Timing configuration register definitions
 115  */
 116
 117 /* Number of IDE_SYSCLK_NS ticks, argument is in nanoseconds */
 118 #define SYSCLK_TICKS(t)         (((t) + IDE_SYSCLK_NS - 1) / IDE_SYSCLK_NS)
 119 #define SYSCLK_TICKS_66(t)      (((t) + IDE_SYSCLK_66_NS - 1) / IDE_SYSCLK_66_NS)
 120 #define IDE_SYSCLK_NS           30      /* 33Mhz cell */
 121 #define IDE_SYSCLK_66_NS        15      /* 66Mhz cell */
 122
 123 /* 133Mhz cell, found in shasta.
 124  * See comments about 100 Mhz Uninorth 2...
 125  * Note that PIO_MASK and MDMA_MASK seem to overlap
 126  */
 127 #define TR_133_PIOREG_PIO_MASK          0xff000fff
 128 #define TR_133_PIOREG_MDMA_MASK         0x00fff800
 129 #define TR_133_UDMAREG_UDMA_MASK        0x0003ffff
 130 #define TR_133_UDMAREG_UDMA_EN          0x00000001
 131
 132 /* 100Mhz cell, found in Uninorth 2. I don't have much infos about
 133  * this one yet, it appears as a pci device (106b/0033) on uninorth
 134  * internal PCI bus and it's clock is controlled like gem or fw. It
 135  * appears to be an evolution of keylargo ATA4 with a timing register
 136  * extended to 2 32bits registers and a similar DBDMA channel. Other
 137  * registers seem to exist but I can't tell much about them.
 138  *
 139  * So far, I'm using pre-calculated tables for this extracted from
 140  * the values used by the MacOS X driver.
 141  *
 142  * The "PIO" register controls PIO and MDMA timings, the "ULTRA"
 143  * register controls the UDMA timings. At least, it seems bit 0
 144  * of this one enables UDMA vs. MDMA, and bits 4..7 are the
 145  * cycle time in units of 10ns. Bits 8..15 are used by I don't
 146  * know their meaning yet
 147  */
 148 #define TR_100_PIOREG_PIO_MASK          0xff000fff
 149 #define TR_100_PIOREG_MDMA_MASK         0x00fff000
 150 #define TR_100_UDMAREG_UDMA_MASK        0x0000ffff
 151 #define TR_100_UDMAREG_UDMA_EN          0x00000001
 152
 153
 154 /* 66Mhz cell, found in KeyLargo. Can do ultra mode 0 to 2 on
 155  * 40 connector cable and to 4 on 80 connector one.
 156  * Clock unit is 15ns (66Mhz)
 157  *
 158  * 3 Values can be programmed:
 159  *  - Write data setup, which appears to match the cycle time. They
 160  *    also call it DIOW setup.
 161  *  - Ready to pause time (from spec)
 162  *  - Address setup. That one is weird. I don't see where exactly
 163  *    it fits in UDMA cycles, I got it's name from an obscure piece
 164  *    of commented out code in Darwin. They leave it to 0, we do as
 165  *    well, despite a comment that would lead to think it has a
 166  *    min value of 45ns.
 167  * Apple also add 60ns to the write data setup (or cycle time ?) on
 168  * reads.
 169  */
 170 #define TR_66_UDMA_MASK                 0xfff00000
 171 #define TR_66_UDMA_EN                   0x00100000 /* Enable Ultra mode for DMA */
 172 #define TR_66_UDMA_ADDRSETUP_MASK       0xe0000000 /* Address setup */
 173 #define TR_66_UDMA_ADDRSETUP_SHIFT      29
 174 #define TR_66_UDMA_RDY2PAUS_MASK        0x1e000000 /* Ready 2 pause time */
 175 #define TR_66_UDMA_RDY2PAUS_SHIFT       25
 176 #define TR_66_UDMA_WRDATASETUP_MASK     0x01e00000 /* Write data setup time */
 177 #define TR_66_UDMA_WRDATASETUP_SHIFT    21
 178 #define TR_66_MDMA_MASK                 0x000ffc00
 179 #define TR_66_MDMA_RECOVERY_MASK        0x000f8000
 180 #define TR_66_MDMA_RECOVERY_SHIFT       15
 181 #define TR_66_MDMA_ACCESS_MASK          0x00007c00
 182 #define TR_66_MDMA_ACCESS_SHIFT         10
 183 #define TR_66_PIO_MASK                  0x000003ff
 184 #define TR_66_PIO_RECOVERY_MASK         0x000003e0
 185 #define TR_66_PIO_RECOVERY_SHIFT        5
 186 #define TR_66_PIO_ACCESS_MASK           0x0000001f
 187 #define TR_66_PIO_ACCESS_SHIFT          0
 188
 189 /* 33Mhz cell, found in OHare, Heathrow (& Paddington) and KeyLargo
 190  * Can do pio & mdma modes, clock unit is 30ns (33Mhz)
 191  *
 192  * The access time and recovery time can be programmed. Some older
 193  * Darwin code base limit OHare to 150ns cycle time. I decided to do
 194  * the same here fore safety against broken old hardware ;)
 195  * The HalfTick bit, when set, adds half a clock (15ns) to the access
 196  * time and removes one from recovery. It's not supported on KeyLargo
 197  * implementation afaik. The E bit appears to be set for PIO mode 0 and
 198  * is used to reach long timings used in this mode.
 199  */
 200 #define TR_33_MDMA_MASK                 0x003ff800
 201 #define TR_33_MDMA_RECOVERY_MASK        0x001f0000
 202 #define TR_33_MDMA_RECOVERY_SHIFT       16
 203 #define TR_33_MDMA_ACCESS_MASK          0x0000f800
 204 #define TR_33_MDMA_ACCESS_SHIFT         11
 205 #define TR_33_MDMA_HALFTICK             0x00200000
 206 #define TR_33_PIO_MASK                  0x000007ff
 207 #define TR_33_PIO_E                     0x00000400
 208 #define TR_33_PIO_RECOVERY_MASK         0x000003e0
 209 #define TR_33_PIO_RECOVERY_SHIFT        5
 210 #define TR_33_PIO_ACCESS_MASK           0x0000001f
 211 #define TR_33_PIO_ACCESS_SHIFT          0
 212
 213 /*
 214  * Interrupt register definitions
 215  */
 216 #define IDE_INTR_DMA                    0x80000000
 217 #define IDE_INTR_DEVICE                 0x40000000
 218
 219 /*
 220  * FCR Register on Kauai. Not sure what bit 0x4 is  ...
 221  */
 222 #define KAUAI_FCR_UATA_MAGIC            0x00000004
 223 #define KAUAI_FCR_UATA_RESET_N          0x00000002
 224 #define KAUAI_FCR_UATA_ENABLE           0x00000001
 225
 226 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 227
 228 /* Rounded Multiword DMA timings
 229  *
 230  * I gave up finding a generic formula for all controller
 231  * types and instead, built tables based on timing values
 232  * used by Apple in Darwin's implementation.
 233  */
 234 struct mdma_timings_t {
 235         int     accessTime;
 236         int     recoveryTime;
 237         int     cycleTime;
 238 };
 239
 240 struct mdma_timings_t mdma_timings_33[] =
 241 {
 242     { 240, 240, 480 },
 243     { 180, 180, 360 },
 244     { 135, 135, 270 },
 245     { 120, 120, 240 },
 246     { 105, 105, 210 },
 247     {  90,  90, 180 },
 248     {  75,  75, 150 },
 249     {  75,  45, 120 },
 250     {   0,   0,   0 }
 251 };
 252
 253 struct mdma_timings_t mdma_timings_33k[] =
 254 {
 255     { 240, 240, 480 },
 256     { 180, 180, 360 },
 257     { 150, 150, 300 },
 258     { 120, 120, 240 },
 259     {  90, 120, 210 },
 260     {  90,  90, 180 },
 261     {  90,  60, 150 },
 262     {  90,  30, 120 },
 263     {   0,   0,   0 }
 264 };
 265
 266 struct mdma_timings_t mdma_timings_66[] =
 267 {
 268     { 240, 240, 480 },
 269     { 180, 180, 360 },
 270     { 135, 135, 270 },
 271     { 120, 120, 240 },
 272     { 105, 105, 210 },
 273     {  90,  90, 180 },
 274     {  90,  75, 165 },
 275     {  75,  45, 120 },
 276     {   0,   0,   0 }
 277 };
 278
 279 /* KeyLargo ATA-4 Ultra DMA timings (rounded) */
 280 struct {
 281         int     addrSetup; /* ??? */
 282         int     rdy2pause;
 283         int     wrDataSetup;
 284 } kl66_udma_timings[] =
 285 {
 286     {   0, 180,  120 }, /* Mode 0 */
 287     {   0, 150,  90 },  /*      1 */
 288     {   0, 120,  60 },  /*      2 */
 289     {   0, 90,   45 },  /*      3 */
 290     {   0, 90,   30 }   /*      4 */
 291 };
 292
 293 /* UniNorth 2 ATA/100 timings */
 294 struct kauai_timing {
 295         int     cycle_time;
 296         u32     timing_reg;
 297 };
 298
 299 static struct kauai_timing      kauai_pio_timings[] =
 300 {
 301         { 930   , 0x08000fff },
 302         { 600   , 0x08000a92 },
 303         { 383   , 0x0800060f },
 304         { 360   , 0x08000492 },
 305         { 330   , 0x0800048f },
 306         { 300   , 0x080003cf },
 307         { 270   , 0x080003cc },
 308         { 240   , 0x0800038b },
 309         { 239   , 0x0800030c },
 310         { 180   , 0x05000249 },
 311         { 120   , 0x04000148 },
 312         { 0     , 0 },
 313 };
 314
 315 static struct kauai_timing      kauai_mdma_timings[] =
 316 {
 317         { 1260  , 0x00fff000 },
 318         { 480   , 0x00618000 },
 319         { 360   , 0x00492000 },
 320         { 270   , 0x0038e000 },
 321         { 240   , 0x0030c000 },
 322         { 210   , 0x002cb000 },
 323         { 180   , 0x00249000 },
 324         { 150   , 0x00209000 },
 325         { 120   , 0x00148000 },
 326         { 0     , 0 },
 327 };
 328
 329 static struct kauai_timing      kauai_udma_timings[] =
 330 {
 331         { 120   , 0x000070c0 },
 332         { 90    , 0x00005d80 },
 333         { 60    , 0x00004a60 },
 334         { 45    , 0x00003a50 },
 335         { 30    , 0x00002a30 },
 336         { 20    , 0x00002921 },
 337         { 0     , 0 },
 338 };
 339
 340 static struct kauai_timing      shasta_pio_timings[] =
 341 {
 342         { 930   , 0x08000fff },
 343         { 600   , 0x0A000c97 },
 344         { 383   , 0x07000712 },
 345         { 360   , 0x040003cd },
 346         { 330   , 0x040003cd },
 347         { 300   , 0x040003cd },
 348         { 270   , 0x040003cd },
 349         { 240   , 0x040003cd },
 350         { 239   , 0x040003cd },
 351         { 180   , 0x0400028b },
 352         { 120   , 0x0400010a },
 353         { 0     , 0 },
 354 };
 355
 356 static struct kauai_timing      shasta_mdma_timings[] =
 357 {
 358         { 1260  , 0x00fff000 },
 359         { 480   , 0x00820800 },
 360         { 360   , 0x00820800 },
 361         { 270   , 0x00820800 },
 362         { 240   , 0x00820800 },
 363         { 210   , 0x00820800 },
 364         { 180   , 0x00820800 },
 365         { 150   , 0x0028b000 },
 366         { 120   , 0x001ca000 },
 367         { 0     , 0 },
 368 };
 369
 370 static struct kauai_timing      shasta_udma133_timings[] =
 371 {
 372         { 120   , 0x00035901, },
 373         { 90    , 0x000348b1, },
 374         { 60    , 0x00033881, },
 375         { 45    , 0x00033861, },
 376         { 30    , 0x00033841, },
 377         { 20    , 0x00033031, },
 378         { 15    , 0x00033021, },
 379         { 0     , 0 },
 380 };
 381
 382
 383 static inline u32
 384 kauai_lookup_timing(struct kauai_timing* table, int cycle_time)
 385 {
 386         int i;
 387
 388         for (i=0; table[i].cycle_time; i++)
 389                 if (cycle_time > table[i+1].cycle_time)
 390                         return table[i].timing_reg;
 391         BUG();
 392         return 0;
 393 }
 394
 395 /* allow up to 256 DBDMA commands per xfer */
 396 #define MAX_DCMDS               256
 397
 398 /*
 399  * Wait 1s for disk to answer on IDE bus after a hard reset
 400  * of the device (via GPIO/FCR).
 401  *
 402  * Some devices seem to "pollute" the bus even after dropping
 403  * the BSY bit (typically some combo drives slave on the UDMA
 404  * bus) after a hard reset. Since we hard reset all drives on
 405  * KeyLargo ATA66, we have to keep that delay around. I may end
 406  * up not hard resetting anymore on these and keep the delay only
 407  * for older interfaces instead (we have to reset when coming
 408  * from MacOS...) --BenH.
 409  */
 410 #define IDE_WAKEUP_DELAY        (1*HZ)
 411
 412 static int pmac_ide_setup_dma(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif);
 413 static int pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq);
 414 static void pmac_ide_selectproc(ide_drive_t *drive);
 415 static void pmac_ide_kauai_selectproc(ide_drive_t *drive);
 416
 417 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 418
 419 #define PMAC_IDE_REG(x) \
 420         ((void __iomem *)((drive)->hwif->io_ports[IDE_DATA_OFFSET] + (x)))
 421
 422 /*
 423  * Apply the timings of the proper unit (master/slave) to the shared
 424  * timing register when selecting that unit. This version is for
 425  * ASICs with a single timing register
 426  */
 427 static void
 428 pmac_ide_selectproc(ide_drive_t *drive)
 429 {
 430         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 431
 432         if (pmif == NULL)
 433                 return;
 434
 435         if (drive->select.b.unit & 0x01)
 436                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 437         else
 438                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 439         (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 440 }
 441
 442 /*
 443  * Apply the timings of the proper unit (master/slave) to the shared
 444  * timing register when selecting that unit. This version is for
 445  * ASICs with a dual timing register (Kauai)
 446  */
 447 static void
 448 pmac_ide_kauai_selectproc(ide_drive_t *drive)
 449 {
 450         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 451
 452         if (pmif == NULL)
 453                 return;
 454
 455         if (drive->select.b.unit & 0x01) {
 456                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 457                 writel(pmif->timings[3], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 458         } else {
 459                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 460                 writel(pmif->timings[2], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 461         }
 462         (void)readl(PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 463 }
 464
 465 /*
 466  * Force an update of controller timing values for a given drive
 467  */
 468 static void
 469 pmac_ide_do_update_timings(ide_drive_t *drive)
 470 {
 471         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 472
 473         if (pmif == NULL)
 474                 return;
 475
 476         if (pmif->kind == controller_sh_ata6 ||
 477             pmif->kind == controller_un_ata6 ||
 478             pmif->kind == controller_k2_ata6)
 479                 pmac_ide_kauai_selectproc(drive);
 480         else
 481                 pmac_ide_selectproc(drive);
 482 }
 483
 484 static void
 485 pmac_outbsync(ide_drive_t *drive, u8 value, unsigned long port)
 486 {
 487         u32 tmp;
 488
 489         writeb(value, (void __iomem *) port);
 490         tmp = readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 491 }
 492
 493 /*
 494  * Old tuning functions (called on hdparm -p), sets up drive PIO timings
 495  */
 496 static void
 497 pmac_ide_set_pio_mode(ide_drive_t *drive, const u8 pio)
 498 {
 499         u32 *timings, t;
 500         unsigned accessTicks, recTicks;
 501         unsigned accessTime, recTime;
 502         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 503         unsigned int cycle_time;
 504
 505         if (pmif == NULL)
 506                 return;
 507
 508         /* which drive is it ? */
 509         timings = &pmif->timings[drive->select.b.unit & 0x01];
 510         t = *timings;
 511
 512         cycle_time = ide_pio_cycle_time(drive, pio);
 513
 514         switch (pmif->kind) {
 515         case controller_sh_ata6: {
 516                 /* 133Mhz cell */
 517                 u32 tr = kauai_lookup_timing(shasta_pio_timings, cycle_time);
 518                 t = (t & ~TR_133_PIOREG_PIO_MASK) | tr;
 519                 break;
 520                 }
 521         case controller_un_ata6:
 522         case controller_k2_ata6: {
 523                 /* 100Mhz cell */
 524                 u32 tr = kauai_lookup_timing(kauai_pio_timings, cycle_time);
 525                 t = (t & ~TR_100_PIOREG_PIO_MASK) | tr;
 526                 break;
 527                 }
 528         case controller_kl_ata4:
 529                 /* 66Mhz cell */
 530                 recTime = cycle_time - ide_pio_timings[pio].active_time
 531                                 - ide_pio_timings[pio].setup_time;
 532                 recTime = max(recTime, 150U);
 533                 accessTime = ide_pio_timings[pio].active_time;
 534                 accessTime = max(accessTime, 150U);
 535                 accessTicks = SYSCLK_TICKS_66(accessTime);
 536                 accessTicks = min(accessTicks, 0x1fU);
 537                 recTicks = SYSCLK_TICKS_66(recTime);
 538                 recTicks = min(recTicks, 0x1fU);
 539                 t = (t & ~TR_66_PIO_MASK) |
 540                         (accessTicks << TR_66_PIO_ACCESS_SHIFT) |
 541                         (recTicks << TR_66_PIO_RECOVERY_SHIFT);
 542                 break;
 543         default: {
 544                 /* 33Mhz cell */
 545                 int ebit = 0;
 546                 recTime = cycle_time - ide_pio_timings[pio].active_time
 547                                 - ide_pio_timings[pio].setup_time;
 548                 recTime = max(recTime, 150U);
 549                 accessTime = ide_pio_timings[pio].active_time;
 550                 accessTime = max(accessTime, 150U);
 551                 accessTicks = SYSCLK_TICKS(accessTime);
 552                 accessTicks = min(accessTicks, 0x1fU);
 553                 accessTicks = max(accessTicks, 4U);
 554                 recTicks = SYSCLK_TICKS(recTime);
 555                 recTicks = min(recTicks, 0x1fU);
 556                 recTicks = max(recTicks, 5U) - 4;
 557                 if (recTicks > 9) {
 558                         recTicks--; /* guess, but it's only for PIO0, so... */
 559                         ebit = 1;
 560                 }
 561                 t = (t & ~TR_33_PIO_MASK) |
 562                                 (accessTicks << TR_33_PIO_ACCESS_SHIFT) |
 563                                 (recTicks << TR_33_PIO_RECOVERY_SHIFT);
 564                 if (ebit)
 565                         t |= TR_33_PIO_E;
 566                 break;
 567                 }
 568         }
 569
 570 #ifdef IDE_PMAC_DEBUG
 571         printk(KERN_ERR "%s: Set PIO timing for mode %d, reg: 0x%08x\n",
 572                 drive->name, pio,  *timings);
 573 #endif
 574
 575         *timings = t;
 576         pmac_ide_do_update_timings(drive);
 577 }
 578
 579 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 580
 581 /*
 582  * Calculate KeyLargo ATA/66 UDMA timings
 583  */
 584 static int
 585 set_timings_udma_ata4(u32 *timings, u8 speed)
 586 {
 587         unsigned rdyToPauseTicks, wrDataSetupTicks, addrTicks;
 588
 589         if (speed > XFER_UDMA_4)
 590                 return 1;
 591
 592         rdyToPauseTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].rdy2pause);
 593         wrDataSetupTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].wrDataSetup);
 594         addrTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].addrSetup);
 595
 596         *timings = ((*timings) & ~(TR_66_UDMA_MASK | TR_66_MDMA_MASK)) |
 597                         (wrDataSetupTicks << TR_66_UDMA_WRDATASETUP_SHIFT) |
 598                         (rdyToPauseTicks << TR_66_UDMA_RDY2PAUS_SHIFT) |
 599                         (addrTicks <<TR_66_UDMA_ADDRSETUP_SHIFT) |
 600                         TR_66_UDMA_EN;
 601 #ifdef IDE_PMAC_DEBUG
 602         printk(KERN_ERR "ide_pmac: Set UDMA timing for mode %d, reg: 0x%08x\n",
 603                 speed & 0xf,  *timings);
 604 #endif
 605
 606         return 0;
 607 }
 608
 609 /*
 610  * Calculate Kauai ATA/100 UDMA timings
 611  */
 612 static int
 613 set_timings_udma_ata6(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 614 {
 615         struct ide_timing *t = ide_timing_find_mode(speed);
 616         u32 tr;
 617
 618         if (speed > XFER_UDMA_5 || t == NULL)
 619                 return 1;
 620         tr = kauai_lookup_timing(kauai_udma_timings, (int)t->udma);
 621         *ultra_timings = ((*ultra_timings) & ~TR_100_UDMAREG_UDMA_MASK) | tr;
 622         *ultra_timings = (*ultra_timings) | TR_100_UDMAREG_UDMA_EN;
 623
 624         return 0;
 625 }
 626
 627 /*
 628  * Calculate Shasta ATA/133 UDMA timings
 629  */
 630 static int
 631 set_timings_udma_shasta(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 632 {
 633         struct ide_timing *t = ide_timing_find_mode(speed);
 634         u32 tr;
 635
 636         if (speed > XFER_UDMA_6 || t == NULL)
 637                 return 1;
 638         tr = kauai_lookup_timing(shasta_udma133_timings, (int)t->udma);
 639         *ultra_timings = ((*ultra_timings) & ~TR_133_UDMAREG_UDMA_MASK) | tr;
 640         *ultra_timings = (*ultra_timings) | TR_133_UDMAREG_UDMA_EN;
 641
 642         return 0;
 643 }
 644
 645 /*
 646  * Calculate MDMA timings for all cells
 647  */
 648 static void
 649 set_timings_mdma(ide_drive_t *drive, int intf_type, u32 *timings, u32 *timings2,
 650                         u8 speed)
 651 {
 652         int cycleTime, accessTime = 0, recTime = 0;
 653         unsigned accessTicks, recTicks;
 654         struct hd_driveid *id = drive->id;
 655         struct mdma_timings_t* tm = NULL;
 656         int i;
 657
 658         /* Get default cycle time for mode */
 659         switch(speed & 0xf) {
 660                 case 0: cycleTime = 480; break;
 661                 case 1: cycleTime = 150; break;
 662                 case 2: cycleTime = 120; break;
 663                 default:
 664                         BUG();
 665                         break;
 666         }
 667
 668         /* Check if drive provides explicit DMA cycle time */
 669         if ((id->field_valid & 2) && id->eide_dma_time)
 670                 cycleTime = max_t(int, id->eide_dma_time, cycleTime);
 671
 672         /* OHare limits according to some old Apple sources */
 673         if ((intf_type == controller_ohare) && (cycleTime < 150))
 674                 cycleTime = 150;
 675         /* Get the proper timing array for this controller */
 676         switch(intf_type) {
 677                 case controller_sh_ata6:
 678                 case controller_un_ata6:
 679                 case controller_k2_ata6:
 680                         break;
 681                 case controller_kl_ata4:
 682                         tm = mdma_timings_66;
 683                         break;
 684                 case controller_kl_ata3:
 685                         tm = mdma_timings_33k;
 686                         break;
 687                 default:
 688                         tm = mdma_timings_33;
 689                         break;
 690         }
 691         if (tm != NULL) {
 692                 /* Lookup matching access & recovery times */
 693                 i = -1;
 694                 for (;;) {
 695                         if (tm[i+1].cycleTime < cycleTime)
 696                                 break;
 697                         i++;
 698                 }
 699                 cycleTime = tm[i].cycleTime;
 700                 accessTime = tm[i].accessTime;
 701                 recTime = tm[i].recoveryTime;
 702
 703 #ifdef IDE_PMAC_DEBUG
 704                 printk(KERN_ERR "%s: MDMA, cycleTime: %d, accessTime: %d, recTime: %d\n",
 705                         drive->name, cycleTime, accessTime, recTime);
 706 #endif
 707         }
 708         switch(intf_type) {
 709         case controller_sh_ata6: {
 710                 /* 133Mhz cell */
 711                 u32 tr = kauai_lookup_timing(shasta_mdma_timings, cycleTime);
 712                 *timings = ((*timings) & ~TR_133_PIOREG_MDMA_MASK) | tr;
 713                 *timings2 = (*timings2) & ~TR_133_UDMAREG_UDMA_EN;
 714                 }
 715         case controller_un_ata6:
 716         case controller_k2_ata6: {
 717                 /* 100Mhz cell */
 718                 u32 tr = kauai_lookup_timing(kauai_mdma_timings, cycleTime);
 719                 *timings = ((*timings) & ~TR_100_PIOREG_MDMA_MASK) | tr;
 720                 *timings2 = (*timings2) & ~TR_100_UDMAREG_UDMA_EN;
 721                 }
 722                 break;
 723         case controller_kl_ata4:
 724                 /* 66Mhz cell */
 725                 accessTicks = SYSCLK_TICKS_66(accessTime);
 726                 accessTicks = min(accessTicks, 0x1fU);
 727                 accessTicks = max(accessTicks, 0x1U);
 728                 recTicks = SYSCLK_TICKS_66(recTime);
 729                 recTicks = min(recTicks, 0x1fU);
 730                 recTicks = max(recTicks, 0x3U);
 731                 /* Clear out mdma bits and disable udma */
 732                 *timings = ((*timings) & ~(TR_66_MDMA_MASK | TR_66_UDMA_MASK)) |
 733                         (accessTicks << TR_66_MDMA_ACCESS_SHIFT) |
 734                         (recTicks << TR_66_MDMA_RECOVERY_SHIFT);
 735                 break;
 736         case controller_kl_ata3:
 737                 /* 33Mhz cell on KeyLargo */
 738                 accessTicks = SYSCLK_TICKS(accessTime);
 739                 accessTicks = max(accessTicks, 1U);
 740                 accessTicks = min(accessTicks, 0x1fU);
 741                 accessTime = accessTicks * IDE_SYSCLK_NS;
 742                 recTicks = SYSCLK_TICKS(recTime);
 743                 recTicks = max(recTicks, 1U);
 744                 recTicks = min(recTicks, 0x1fU);
 745                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 746                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 747                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 748                 break;
 749         default: {
 750                 /* 33Mhz cell on others */
 751                 int halfTick = 0;
 752                 int origAccessTime = accessTime;
 753                 int origRecTime = recTime;
 754
 755                 accessTicks = SYSCLK_TICKS(accessTime);
 756                 accessTicks = max(accessTicks, 1U);
 757                 accessTicks = min(accessTicks, 0x1fU);
 758                 accessTime = accessTicks * IDE_SYSCLK_NS;
 759                 recTicks = SYSCLK_TICKS(recTime);
 760                 recTicks = max(recTicks, 2U) - 1;
 761                 recTicks = min(recTicks, 0x1fU);
 762                 recTime = (recTicks + 1) * IDE_SYSCLK_NS;
 763                 if ((accessTicks > 1) &&
 764                     ((accessTime - IDE_SYSCLK_NS/2) >= origAccessTime) &&
 765                     ((recTime - IDE_SYSCLK_NS/2) >= origRecTime)) {
 766                         halfTick = 1;
 767                         accessTicks--;
 768                 }
 769                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 770                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 771                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 772                 if (halfTick)
 773                         *timings |= TR_33_MDMA_HALFTICK;
 774                 }
 775         }
 776 #ifdef IDE_PMAC_DEBUG
 777         printk(KERN_ERR "%s: Set MDMA timing for mode %d, reg: 0x%08x\n",
 778                 drive->name, speed & 0xf,  *timings);
 779 #endif
 780 }
 781 #endif /* #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC */
 782
 783 static void pmac_ide_set_dma_mode(ide_drive_t *drive, const u8 speed)
 784 {
 785         int unit = (drive->select.b.unit & 0x01);
 786         int ret = 0;
 787         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 788         u32 *timings, *timings2, tl[2];
 789
 790         timings = &pmif->timings[unit];
 791         timings2 = &pmif->timings[unit+2];
 792
 793         /* Copy timings to local image */
 794         tl[0] = *timings;
 795         tl[1] = *timings2;
 796
 797 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 798         if (speed >= XFER_UDMA_0) {
 799                 if (pmif->kind == controller_kl_ata4)
 800                         ret = set_timings_udma_ata4(&tl[0], speed);
 801                 else if (pmif->kind == controller_un_ata6
 802                          || pmif->kind == controller_k2_ata6)
 803                         ret = set_timings_udma_ata6(&tl[0], &tl[1], speed);
 804                 else if (pmif->kind == controller_sh_ata6)
 805                         ret = set_timings_udma_shasta(&tl[0], &tl[1], speed);
 806                 else
 807                         ret = -1;
 808         } else
 809                 set_timings_mdma(drive, pmif->kind, &tl[0], &tl[1], speed);
 810 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 811         if (ret)
 812                 return;
 813
 814         /* Apply timings to controller */
 815         *timings = tl[0];
 816         *timings2 = tl[1];
 817
 818         pmac_ide_do_update_timings(drive);
 819 }
 820
 821 /*
 822  * Blast some well known "safe" values to the timing registers at init or
 823  * wakeup from sleep time, before we do real calculation
 824  */
 825 static void
 826 sanitize_timings(pmac_ide_hwif_t *pmif)
 827 {
 828         unsigned int value, value2 = 0;
 829
 830         switch(pmif->kind) {
 831                 case controller_sh_ata6:
 832                         value = 0x0a820c97;
 833                         value2 = 0x00033031;
 834                         break;
 835                 case controller_un_ata6:
 836                 case controller_k2_ata6:
 837                         value = 0x08618a92;
 838                         value2 = 0x00002921;
 839                         break;
 840                 case controller_kl_ata4:
 841                         value = 0x0008438c;
 842                         break;
 843                 case controller_kl_ata3:
 844                         value = 0x00084526;
 845                         break;
 846                 case controller_heathrow:
 847                 case controller_ohare:
 848                 default:
 849                         value = 0x00074526;
 850                         break;
 851         }
 852         pmif->timings[0] = pmif->timings[1] = value;
 853         pmif->timings[2] = pmif->timings[3] = value2;
 854 }
 855
 856 /* Suspend call back, should be called after the child devices
 857  * have actually been suspended
 858  */
 859 static int
 860 pmac_ide_do_suspend(ide_hwif_t *hwif)
 861 {
 862         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
 863
 864         /* We clear the timings */
 865         pmif->timings[0] = 0;
 866         pmif->timings[1] = 0;
 867
 868         disable_irq(pmif->irq);
 869
 870         /* The media bay will handle itself just fine */
 871         if (pmif->mediabay)
 872                 return 0;
 873
 874         /* Kauai has bus control FCRs directly here */
 875         if (pmif->kauai_fcr) {
 876                 u32 fcr = readl(pmif->kauai_fcr);
 877                 fcr &= ~(KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE);
 878                 writel(fcr, pmif->kauai_fcr);
 879         }
 880
 881         /* Disable the bus on older machines and the cell on kauai */
 882         ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id,
 883                             0);
 884
 885         return 0;
 886 }
 887
 888 /* Resume call back, should be called before the child devices
 889  * are resumed
 890  */
 891 static int
 892 pmac_ide_do_resume(ide_hwif_t *hwif)
 893 {
 894         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
 895
 896         /* Hard reset & re-enable controller (do we really need to reset ? -BenH) */
 897         if (!pmif->mediabay) {
 898                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 1);
 899                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id, 1);
 900                 msleep(10);
 901                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 0);
 902
 903                 /* Kauai has it different */
 904                 if (pmif->kauai_fcr) {
 905                         u32 fcr = readl(pmif->kauai_fcr);
 906                         fcr |= KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE;
 907                         writel(fcr, pmif->kauai_fcr);
 908                 }
 909
 910                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
 911         }
 912
 913         /* Sanitize drive timings */
 914         sanitize_timings(pmif);
 915
 916         enable_irq(pmif->irq);
 917
 918         return 0;
 919 }
 920
 921 static const struct ide_port_info pmac_port_info = {
 922         .chipset                = ide_pmac,
 923         .host_flags             = IDE_HFLAG_SET_PIO_MODE_KEEP_DMA |
 924                                   IDE_HFLAG_PIO_NO_DOWNGRADE |
 925                                   IDE_HFLAG_POST_SET_MODE |
 926                                   IDE_HFLAG_NO_DMA | /* no SFF-style DMA */
 927                                   IDE_HFLAG_UNMASK_IRQS,
 928         .pio_mask               = ATA_PIO4,
 929         .mwdma_mask             = ATA_MWDMA2,
 930 };
 931
 932 /*
 933  * Setup, register & probe an IDE channel driven by this driver, this is
 934  * called by one of the 2 probe functions (macio or PCI). Note that a channel
 935  * that ends up beeing free of any device is not kept around by this driver
 936  * (it is kept in 2.4). This introduce an interface numbering change on some
 937  * rare machines unfortunately, but it's better this way.
 938  */
 939 static int __devinit
 940 pmac_ide_setup_device(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif, hw_regs_t *hw)
 941 {
 942         struct device_node *np = pmif->node;
 943         const int *bidp;
 944         u8 idx[4] = { 0xff, 0xff, 0xff, 0xff };
 945         struct ide_port_info d = pmac_port_info;
 946
 947         pmif->cable_80 = 0;
 948         pmif->broken_dma = pmif->broken_dma_warn = 0;
 949         if (of_device_is_compatible(np, "shasta-ata")) {
 950                 pmif->kind = controller_sh_ata6;
 951                 d.udma_mask = ATA_UDMA6;
 952         } else if (of_device_is_compatible(np, "kauai-ata")) {
 953                 pmif->kind = controller_un_ata6;
 954                 d.udma_mask = ATA_UDMA5;
 955         } else if (of_device_is_compatible(np, "K2-UATA")) {
 956                 pmif->kind = controller_k2_ata6;
 957                 d.udma_mask = ATA_UDMA5;
 958         } else if (of_device_is_compatible(np, "keylargo-ata")) {
 959                 if (strcmp(np->name, "ata-4") == 0) {
 960                         pmif->kind = controller_kl_ata4;
 961                         d.udma_mask = ATA_UDMA4;
 962                 } else
 963                         pmif->kind = controller_kl_ata3;
 964         } else if (of_device_is_compatible(np, "heathrow-ata")) {
 965                 pmif->kind = controller_heathrow;
 966         } else {
 967                 pmif->kind = controller_ohare;
 968                 pmif->broken_dma = 1;
 969         }
 970
 971         bidp = of_get_property(np, "AAPL,bus-id", NULL);
 972         pmif->aapl_bus_id =  bidp ? *bidp : 0;
 973
 974         /* Get cable type from device-tree */
 975         if (pmif->kind == controller_kl_ata4 || pmif->kind == controller_un_ata6
 976             || pmif->kind == controller_k2_ata6
 977             || pmif->kind == controller_sh_ata6) {
 978                 const char* cable = of_get_property(np, "cable-type", NULL);
 979                 if (cable && !strncmp(cable, "80-", 3))
 980                         pmif->cable_80 = 1;
 981         }
 982         /* G5's seem to have incorrect cable type in device-tree. Let's assume
 983          * they have a 80 conductor cable, this seem to be always the case unless
 984          * the user mucked around
 985          */
 986         if (of_device_is_compatible(np, "K2-UATA") ||
 987             of_device_is_compatible(np, "shasta-ata"))
 988                 pmif->cable_80 = 1;
 989
 990         /* On Kauai-type controllers, we make sure the FCR is correct */
 991         if (pmif->kauai_fcr)
 992                 writel(KAUAI_FCR_UATA_MAGIC |
 993                        KAUAI_FCR_UATA_RESET_N |
 994                        KAUAI_FCR_UATA_ENABLE, pmif->kauai_fcr);
 995
 996         pmif->mediabay = 0;
 997
 998         /* Make sure we have sane timings */
 999         sanitize_timings(pmif);
1000
1001 #ifndef CONFIG_PPC64
1002         /* XXX FIXME: Media bay stuff need re-organizing */
1003         if (np->parent && np->parent->name
1004             && strcasecmp(np->parent->name, "media-bay") == 0) {
1005 #ifdef CONFIG_PMAC_MEDIABAY
1006                 media_bay_set_ide_infos(np->parent, pmif->regbase, pmif->irq,
1007                                         hwif);
1008 #endif /* CONFIG_PMAC_MEDIABAY */
1009                 pmif->mediabay = 1;
1010                 if (!bidp)
1011                         pmif->aapl_bus_id = 1;
1012         } else if (pmif->kind == controller_ohare) {
1013                 /* The code below is having trouble on some ohare machines
1014                  * (timing related ?). Until I can put my hand on one of these
1015                  * units, I keep the old way
1016                  */
1017                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, 0, 1);
1018         } else
1019 #endif
1020         {
1021                 /* This is necessary to enable IDE when net-booting */
1022                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 1);
1023                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, pmif->aapl_bus_id, 1);
1024                 msleep(10);
1025                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 0);
1026                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
1027         }
1028
1029         /* Setup MMIO ops */
1030         default_hwif_mmiops(hwif);
1031         hwif->OUTBSYNC = pmac_outbsync;
1032
1033         /* Tell common code _not_ to mess with resources */
1034         hwif->mmio = 1;
1035         hwif->hwif_data = pmif;
1036         ide_init_port_hw(hwif, hw);
1037         hwif->noprobe = pmif->mediabay;
1038         hwif->cbl = pmif->cable_80 ? ATA_CBL_PATA80 : ATA_CBL_PATA40;
1039         hwif->set_pio_mode = pmac_ide_set_pio_mode;
1040         if (pmif->kind == controller_un_ata6
1041             || pmif->kind == controller_k2_ata6
1042             || pmif->kind == controller_sh_ata6)
1043                 hwif->selectproc = pmac_ide_kauai_selectproc;
1044         else
1045                 hwif->selectproc = pmac_ide_selectproc;
1046         hwif->set_dma_mode = pmac_ide_set_dma_mode;
1047
1048         printk(KERN_INFO "ide%d: Found Apple %s controller, bus ID %d%s, irq %d\n",
1049                hwif->index, model_name[pmif->kind], pmif->aapl_bus_id,
1050                pmif->mediabay ? " (mediabay)" : "", hwif->irq);
1051
1052 #ifdef CONFIG_PMAC_MEDIABAY
1053         if (pmif->mediabay && check_media_bay_by_base(pmif->regbase, MB_CD) == 0)
1054                 hwif->noprobe = 0;
1055 #endif /* CONFIG_PMAC_MEDIABAY */
1056
1057 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1058         if (pmif->cable_80 == 0)
1059                 d.udma_mask &= ATA_UDMA2;
1060         /* has a DBDMA controller channel */
1061         if (pmif->dma_regs == 0 || pmac_ide_setup_dma(pmif, hwif) < 0)
1062 #endif
1063                 d.udma_mask = d.mwdma_mask = 0;
1064
1065         idx[0] = hwif->index;
1066
1067         ide_device_add(idx, &d);
1068
1069         return 0;
1070 }
1071
1072 static void __devinit pmac_ide_init_ports(hw_regs_t *hw, unsigned long base)
1073 {
1074         int i;
1075
1076         for (i = 0; i < 8; ++i)
1077                 hw->io_ports[i] = base + i * 0x10;
1078         hw->io_ports[8] = base + 0x160;
1079 }
1080
1081 /*
1082  * Attach to a macio probed interface
1083  */
1084 static int __devinit
1085 pmac_ide_macio_attach(struct macio_dev *mdev, const struct of_device_id *match)
1086 {
1087         void __iomem *base;
1088         unsigned long regbase;
1089         int irq;
1090         ide_hwif_t *hwif;
1091         pmac_ide_hwif_t *pmif;
1092         int i, rc;
1093         hw_regs_t hw;
1094
1095         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1096         if (pmif == NULL)
1097                 return -ENOMEM;
1098
1099         i = 0;
1100         while (i < MAX_HWIFS && (ide_hwifs[i].io_ports[IDE_DATA_OFFSET] != 0))
1101                 ++i;
1102         if (i >= MAX_HWIFS) {
1103                 printk(KERN_ERR "ide-pmac: MacIO interface attach with no slot\n");
1104                 printk(KERN_ERR "          %s\n", mdev->ofdev.node->full_name);
1105                 rc = -ENODEV;
1106                 goto out_free_pmif;
1107         }
1108
1109         hwif = &ide_hwifs[i];
1110
1111         if (macio_resource_count(mdev) == 0) {
1112                 printk(KERN_WARNING "ide%d: no address for %s\n",
1113                        i, mdev->ofdev.node->full_name);
1114                 rc = -ENXIO;
1115                 goto out_free_pmif;
1116         }
1117
1118         /* Request memory resource for IO ports */
1119         if (macio_request_resource(mdev, 0, "ide-pmac (ports)")) {
1120                 printk(KERN_ERR "ide%d: can't request mmio resource !\n", i);
1121                 rc = -EBUSY;
1122                 goto out_free_pmif;
1123         }
1124
1125         /* XXX This is bogus. Should be fixed in the registry by checking
1126          * the kind of host interrupt controller, a bit like gatwick
1127          * fixes in irq.c. That works well enough for the single case
1128          * where that happens though...
1129          */
1130         if (macio_irq_count(mdev) == 0) {
1131                 printk(KERN_WARNING "ide%d: no intrs for device %s, using 13\n",
1132                         i, mdev->ofdev.node->full_name);
1133                 irq = irq_create_mapping(NULL, 13);
1134         } else
1135                 irq = macio_irq(mdev, 0);
1136
1137         base = ioremap(macio_resource_start(mdev, 0), 0x400);
1138         regbase = (unsigned long) base;
1139
1140         hwif->dev = &mdev->bus->pdev->dev;
1141
1142         pmif->mdev = mdev;
1143         pmif->node = mdev->ofdev.node;
1144         pmif->regbase = regbase;
1145         pmif->irq = irq;
1146         pmif->kauai_fcr = NULL;
1147 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1148         if (macio_resource_count(mdev) >= 2) {
1149                 if (macio_request_resource(mdev, 1, "ide-pmac (dma)"))
1150                         printk(KERN_WARNING "ide%d: can't request DMA resource !\n", i);
1151                 else
1152                         pmif->dma_regs = ioremap(macio_resource_start(mdev, 1), 0x1000);
1153         } else
1154                 pmif->dma_regs = NULL;
1155 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1156         dev_set_drvdata(&mdev->ofdev.dev, hwif);
1157
1158         memset(&hw, 0, sizeof(hw));
1159         pmac_ide_init_ports(&hw, pmif->regbase);
1160         hw.irq = irq;
1161         hw.dev = &mdev->ofdev.dev;
1162
1163         rc = pmac_ide_setup_device(pmif, hwif, &hw);
1164         if (rc != 0) {
1165                 /* The inteface is released to the common IDE layer */
1166                 dev_set_drvdata(&mdev->ofdev.dev, NULL);
1167                 iounmap(base);
1168                 if (pmif->dma_regs) {
1169                         iounmap(pmif->dma_regs);
1170                         macio_release_resource(mdev, 1);
1171                 }
1172                 macio_release_resource(mdev, 0);
1173                 kfree(pmif);
1174         }
1175
1176         return rc;
1177
1178 out_free_pmif:
1179         kfree(pmif);
1180         return rc;
1181 }
1182
1183 static int
1184 pmac_ide_macio_suspend(struct macio_dev *mdev, pm_message_t mesg)
1185 {
1186         ide_hwif_t      *hwif = (ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1187         int             rc = 0;
1188
1189         if (mesg.event != mdev->ofdev.dev.power.power_state.event
1190                         && (mesg.event & PM_EVENT_SLEEP)) {
1191                 rc = pmac_ide_do_suspend(hwif);
1192                 if (rc == 0)
1193                         mdev->ofdev.dev.power.power_state = mesg;
1194         }
1195
1196         return rc;
1197 }
1198
1199 static int
1200 pmac_ide_macio_resume(struct macio_dev *mdev)
1201 {
1202         ide_hwif_t      *hwif = (ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1203         int             rc = 0;
1204
1205         if (mdev->ofdev.dev.power.power_state.event != PM_EVENT_ON) {
1206                 rc = pmac_ide_do_resume(hwif);
1207                 if (rc == 0)
1208                         mdev->ofdev.dev.power.power_state = PMSG_ON;
1209         }
1210
1211         return rc;
1212 }
1213
1214 /*
1215  * Attach to a PCI probed interface
1216  */
1217 static int __devinit
1218 pmac_ide_pci_attach(struct pci_dev *pdev, const struct pci_device_id *id)
1219 {
1220         ide_hwif_t *hwif;
1221         struct device_node *np;
1222         pmac_ide_hwif_t *pmif;
1223         void __iomem *base;
1224         unsigned long rbase, rlen;
1225         int i, rc;
1226         hw_regs_t hw;
1227
1228         np = pci_device_to_OF_node(pdev);
1229         if (np == NULL) {
1230                 printk(KERN_ERR "ide-pmac: cannot find MacIO node for Kauai ATA interface\n");
1231                 return -ENODEV;
1232         }
1233
1234         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1235         if (pmif == NULL)
1236                 return -ENOMEM;
1237
1238         i = 0;
1239         while (i < MAX_HWIFS && (ide_hwifs[i].io_ports[IDE_DATA_OFFSET] != 0))
1240                 ++i;
1241         if (i >= MAX_HWIFS) {
1242                 printk(KERN_ERR "ide-pmac: PCI interface attach with no slot\n");
1243                 printk(KERN_ERR "          %s\n", np->full_name);
1244                 rc = -ENODEV;
1245                 goto out_free_pmif;
1246         }
1247
1248         hwif = &ide_hwifs[i];
1249
1250         if (pci_enable_device(pdev)) {
1251                 printk(KERN_WARNING "ide%i: Can't enable PCI device for %s\n",
1252                         i, np->full_name);
1253                 rc = -ENXIO;
1254                 goto out_free_pmif;
1255         }
1256         pci_set_master(pdev);
1257
1258         if (pci_request_regions(pdev, "Kauai ATA")) {
1259                 printk(KERN_ERR "ide%d: Cannot obtain PCI resources for %s\n",
1260                         i, np->full_name);
1261                 rc = -ENXIO;
1262                 goto out_free_pmif;
1263         }
1264
1265         hwif->dev = &pdev->dev;
1266         pmif->mdev = NULL;
1267         pmif->node = np;
1268
1269         rbase = pci_resource_start(pdev, 0);
1270         rlen = pci_resource_len(pdev, 0);
1271
1272         base = ioremap(rbase, rlen);
1273         pmif->regbase = (unsigned long) base + 0x2000;
1274 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1275         pmif->dma_regs = base + 0x1000;
1276 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1277         pmif->kauai_fcr = base;
1278         pmif->irq = pdev->irq;
1279
1280         pci_set_drvdata(pdev, hwif);
1281
1282         memset(&hw, 0, sizeof(hw));
1283         pmac_ide_init_ports(&hw, pmif->regbase);
1284         hw.irq = pdev->irq;
1285         hw.dev = &pdev->dev;
1286
1287         rc = pmac_ide_setup_device(pmif, hwif, &hw);
1288         if (rc != 0) {
1289                 /* The inteface is released to the common IDE layer */
1290                 pci_set_drvdata(pdev, NULL);
1291                 iounmap(base);
1292                 pci_release_regions(pdev);
1293                 kfree(pmif);
1294         }
1295
1296         return rc;
1297
1298 out_free_pmif:
1299         kfree(pmif);
1300         return rc;
1301 }
1302
1303 static int
1304 pmac_ide_pci_suspend(struct pci_dev *pdev, pm_message_t mesg)
1305 {
1306         ide_hwif_t      *hwif = (ide_hwif_t *)pci_get_drvdata(pdev);
1307         int             rc = 0;
1308
1309         if (mesg.event != pdev->dev.power.power_state.event
1310                         && (mesg.event & PM_EVENT_SLEEP)) {
1311                 rc = pmac_ide_do_suspend(hwif);
1312                 if (rc == 0)
1313                         pdev->dev.power.power_state = mesg;
1314         }
1315
1316         return rc;
1317 }
1318
1319 static int
1320 pmac_ide_pci_resume(struct pci_dev *pdev)
1321 {
1322         ide_hwif_t      *hwif = (ide_hwif_t *)pci_get_drvdata(pdev);
1323         int             rc = 0;
1324
1325         if (pdev->dev.power.power_state.event != PM_EVENT_ON) {
1326                 rc = pmac_ide_do_resume(hwif);
1327                 if (rc == 0)
1328                         pdev->dev.power.power_state = PMSG_ON;
1329         }
1330
1331         return rc;
1332 }
1333
1334 static struct of_device_id pmac_ide_macio_match[] =
1335 {
1336         {
1337         .name           = "IDE",
1338         },
1339         {
1340         .name           = "ATA",
1341         },
1342         {
1343         .type           = "ide",
1344         },
1345         {
1346         .type           = "ata",
1347         },
1348         {},
1349 };
1350
1351 static struct macio_driver pmac_ide_macio_driver =
1352 {
1353         .name           = "ide-pmac",
1354         .match_table    = pmac_ide_macio_match,
1355         .probe          = pmac_ide_macio_attach,
1356         .suspend        = pmac_ide_macio_suspend,
1357         .resume         = pmac_ide_macio_resume,
1358 };
1359
1360 static const struct pci_device_id pmac_ide_pci_match[] = {
1361         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_UNI_N_ATA),    0 },
1362         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID_ATA100),  0 },
1363         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_K2_ATA100),    0 },
1364         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_SH_ATA),       0 },
1365         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID2_ATA),    0 },
1366         {},
1367 };
1368
1369 static struct pci_driver pmac_ide_pci_driver = {
1370         .name           = "ide-pmac",
1371         .id_table       = pmac_ide_pci_match,
1372         .probe          = pmac_ide_pci_attach,
1373         .suspend        = pmac_ide_pci_suspend,
1374         .resume         = pmac_ide_pci_resume,
1375 };
1376 MODULE_DEVICE_TABLE(pci, pmac_ide_pci_match);
1377
1378 int __init pmac_ide_probe(void)
1379 {
1380         int error;
1381
1382         if (!machine_is(powermac))
1383                 return -ENODEV;
1384
1385 #ifdef CONFIG_BLK_DEV_IDE_PMAC_ATA100FIRST
1386         error = pci_register_driver(&pmac_ide_pci_driver);
1387         if (error)
1388                 goto out;
1389         error = macio_register_driver(&pmac_ide_macio_driver);
1390         if (error) {
1391                 pci_unregister_driver(&pmac_ide_pci_driver);
1392                 goto out;
1393         }
1394 #else
1395         error = macio_register_driver(&pmac_ide_macio_driver);
1396         if (error)
1397                 goto out;
1398         error = pci_register_driver(&pmac_ide_pci_driver);
1399         if (error) {
1400                 macio_unregister_driver(&pmac_ide_macio_driver);
1401                 goto out;
1402         }
1403 #endif
1404 out:
1405         return error;
1406 }
1407
1408 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1409
1410 /*
1411  * pmac_ide_build_dmatable builds the DBDMA command list
1412  * for a transfer and sets the DBDMA channel to point to it.
1413  */
1414 static int
1415 pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq)
1416 {
1417         struct dbdma_cmd *table;
1418         int i, count = 0;
1419         ide_hwif_t *hwif = HWIF(drive);
1420         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1421         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1422         struct scatterlist *sg;
1423         int wr = (rq_data_dir(rq) == WRITE);
1424
1425         /* DMA table is already aligned */
1426         table = (struct dbdma_cmd *) pmif->dma_table_cpu;
1427
1428         /* Make sure DMA controller is stopped (necessary ?) */
1429         writel((RUN|PAUSE|FLUSH|WAKE|DEAD) << 16, &dma->control);
1430         while (readl(&dma->status) & RUN)
1431                 udelay(1);
1432
1433         hwif->sg_nents = i = ide_build_sglist(drive, rq);
1434
1435         if (!i)
1436                 return 0;
1437
1438         /* Build DBDMA commands list */
1439         sg = hwif->sg_table;
1440         while (i && sg_dma_len(sg)) {
1441                 u32 cur_addr;
1442                 u32 cur_len;
1443
1444                 cur_addr = sg_dma_address(sg);
1445                 cur_len = sg_dma_len(sg);
1446
1447                 if (pmif->broken_dma && cur_addr & (L1_CACHE_BYTES - 1)) {
1448                         if (pmif->broken_dma_warn == 0) {
1449                                 printk(KERN_WARNING "%s: DMA on non aligned address, "
1450                                        "switching to PIO on Ohare chipset\n", drive->name);
1451                                 pmif->broken_dma_warn = 1;
1452                         }
1453                         goto use_pio_instead;
1454                 }
1455                 while (cur_len) {
1456                         unsigned int tc = (cur_len < 0xfe00)? cur_len: 0xfe00;
1457
1458                         if (count++ >= MAX_DCMDS) {
1459                                 printk(KERN_WARNING "%s: DMA table too small\n",
1460                                        drive->name);
1461                                 goto use_pio_instead;
1462                         }
1463                         st_le16(&table->command, wr? OUTPUT_MORE: INPUT_MORE);
1464                         st_le16(&table->req_count, tc);
1465                         st_le32(&table->phy_addr, cur_addr);
1466                         table->cmd_dep = 0;
1467                         table->xfer_status = 0;
1468                         table->res_count = 0;
1469                         cur_addr += tc;
1470                         cur_len -= tc;
1471                         ++table;
1472                 }
1473                 sg = sg_next(sg);
1474                 i--;
1475         }
1476
1477         /* convert the last command to an input/output last command */
1478         if (count) {
1479                 st_le16(&table[-1].command, wr? OUTPUT_LAST: INPUT_LAST);
1480                 /* add the stop command to the end of the list */
1481                 memset(table, 0, sizeof(struct dbdma_cmd));
1482                 st_le16(&table->command, DBDMA_STOP);
1483                 mb();
1484                 writel(hwif->dmatable_dma, &dma->cmdptr);
1485                 return 1;
1486         }
1487
1488         printk(KERN_DEBUG "%s: empty DMA table?\n", drive->name);
1489
1490 use_pio_instead:
1491         ide_destroy_dmatable(drive);
1492
1493         return 0; /* revert to PIO for this request */
1494 }
1495
1496 /* Teardown mappings after DMA has completed.  */
1497 static void
1498 pmac_ide_destroy_dmatable (ide_drive_t *drive)
1499 {
1500         ide_hwif_t *hwif = drive->hwif;
1501
1502         if (hwif->sg_nents) {
1503                 ide_destroy_dmatable(drive);
1504                 hwif->sg_nents = 0;
1505         }
1506 }
1507
1508 /*
1509  * Prepare a DMA transfer. We build the DMA table, adjust the timings for
1510  * a read on KeyLargo ATA/66 and mark us as waiting for DMA completion
1511  */
1512 static int
1513 pmac_ide_dma_setup(ide_drive_t *drive)
1514 {
1515         ide_hwif_t *hwif = HWIF(drive);
1516         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1517         struct request *rq = HWGROUP(drive)->rq;
1518         u8 unit = (drive->select.b.unit & 0x01);
1519         u8 ata4;
1520
1521         if (pmif == NULL)
1522                 return 1;
1523         ata4 = (pmif->kind == controller_kl_ata4);
1524
1525         if (!pmac_ide_build_dmatable(drive, rq)) {
1526                 ide_map_sg(drive, rq);
1527                 return 1;
1528         }
1529
1530         /* Apple adds 60ns to wrDataSetup on reads */
1531         if (ata4 && (pmif->timings[unit] & TR_66_UDMA_EN)) {
1532                 writel(pmif->timings[unit] + (!rq_data_dir(rq) ? 0x00800000UL : 0),
1533                         PMAC_IDE_REG(IDE_TIMING_CONFIG));
1534                 (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
1535         }
1536
1537         drive->waiting_for_dma = 1;
1538
1539         return 0;
1540 }
1541
1542 static void
1543 pmac_ide_dma_exec_cmd(ide_drive_t *drive, u8 command)
1544 {
1545         /* issue cmd to drive */
1546         ide_execute_command(drive, command, &ide_dma_intr, 2*WAIT_CMD, NULL);
1547 }
1548
1549 /*
1550  * Kick the DMA controller into life after the DMA command has been issued
1551  * to the drive.
1552  */
1553 static void
1554 pmac_ide_dma_start(ide_drive_t *drive)
1555 {
1556         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1557         volatile struct dbdma_regs __iomem *dma;
1558
1559         dma = pmif->dma_regs;
1560
1561         writel((RUN << 16) | RUN, &dma->control);
1562         /* Make sure it gets to the controller right now */
1563         (void)readl(&dma->control);
1564 }
1565
1566 /*
1567  * After a DMA transfer, make sure the controller is stopped
1568  */
1569 static int
1570 pmac_ide_dma_end (ide_drive_t *drive)
1571 {
1572         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1573         volatile struct dbdma_regs __iomem *dma;
1574         u32 dstat;
1575
1576         if (pmif == NULL)
1577                 return 0;
1578         dma = pmif->dma_regs;
1579
1580         drive->waiting_for_dma = 0;
1581         dstat = readl(&dma->status);
1582         writel(((RUN|WAKE|DEAD) << 16), &dma->control);
1583         pmac_ide_destroy_dmatable(drive);
1584         /* verify good dma status. we don't check for ACTIVE beeing 0. We should...
1585          * in theory, but with ATAPI decices doing buffer underruns, that would
1586          * cause us to disable DMA, which isn't what we want
1587          */
1588         return (dstat & (RUN|DEAD)) != RUN;
1589 }
1590
1591 /*
1592  * Check out that the interrupt we got was for us. We can't always know this
1593  * for sure with those Apple interfaces (well, we could on the recent ones but
1594  * that's not implemented yet), on the other hand, we don't have shared interrupts
1595  * so it's not really a problem
1596  */
1597 static int
1598 pmac_ide_dma_test_irq (ide_drive_t *drive)
1599 {
1600         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1601         volatile struct dbdma_regs __iomem *dma;
1602         unsigned long status, timeout;
1603
1604         if (pmif == NULL)
1605                 return 0;
1606         dma = pmif->dma_regs;
1607
1608         /* We have to things to deal with here:
1609          *
1610          * - The dbdma won't stop if the command was started
1611          * but completed with an error without transferring all
1612          * datas. This happens when bad blocks are met during
1613          * a multi-block transfer.
1614          *
1615          * - The dbdma fifo hasn't yet finished flushing to
1616          * to system memory when the disk interrupt occurs.
1617          *
1618          */
1619
1620         /* If ACTIVE is cleared, the STOP command have passed and
1621          * transfer is complete.
1622          */
1623         status = readl(&dma->status);
1624         if (!(status & ACTIVE))
1625                 return 1;
1626         if (!drive->waiting_for_dma)
1627                 printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1628                         called while not waiting\n", HWIF(drive)->index);
1629
1630         /* If dbdma didn't execute the STOP command yet, the
1631          * active bit is still set. We consider that we aren't
1632          * sharing interrupts (which is hopefully the case with
1633          * those controllers) and so we just try to flush the
1634          * channel for pending data in the fifo
1635          */
1636         udelay(1);
1637         writel((FLUSH << 16) | FLUSH, &dma->control);
1638         timeout = 0;
1639         for (;;) {
1640                 udelay(1);
1641                 status = readl(&dma->status);
1642                 if ((status & FLUSH) == 0)
1643                         break;
1644                 if (++timeout > 100) {
1645                         printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1646                         timeout flushing channel\n", HWIF(drive)->index);
1647                         break;
1648                 }
1649         }
1650         return 1;
1651 }
1652
1653 static void pmac_ide_dma_host_set(ide_drive_t *drive, int on)
1654 {
1655 }
1656
1657 static void
1658 pmac_ide_dma_lost_irq (ide_drive_t *drive)
1659 {
1660         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1661         volatile struct dbdma_regs __iomem *dma;
1662         unsigned long status;
1663
1664         if (pmif == NULL)
1665                 return;
1666         dma = pmif->dma_regs;
1667
1668         status = readl(&dma->status);
1669         printk(KERN_ERR "ide-pmac lost interrupt, dma status: %lx\n", status);
1670 }
1671
1672 /*
1673  * Allocate the data structures needed for using DMA with an interface
1674  * and fill the proper list of functions pointers
1675  */
1676 static int __devinit pmac_ide_setup_dma(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif)
1677 {
1678         struct pci_dev *dev = to_pci_dev(hwif->dev);
1679
1680         /* We won't need pci_dev if we switch to generic consistent
1681          * DMA routines ...
1682          */
1683         if (dev == NULL)
1684                 return -ENODEV;
1685         /*
1686          * Allocate space for the DBDMA commands.
1687          * The +2 is +1 for the stop command and +1 to allow for
1688          * aligning the start address to a multiple of 16 bytes.
1689          */
1690         pmif->dma_table_cpu = (struct dbdma_cmd*)pci_alloc_consistent(
1691                 dev,
1692                 (MAX_DCMDS + 2) * sizeof(struct dbdma_cmd),
1693                 &hwif->dmatable_dma);
1694         if (pmif->dma_table_cpu == NULL) {
1695                 printk(KERN_ERR "%s: unable to allocate DMA command list\n",
1696                        hwif->name);
1697                 return -ENOMEM;
1698         }
1699
1700         hwif->sg_max_nents = MAX_DCMDS;
1701
1702         hwif->dma_host_set = &pmac_ide_dma_host_set;
1703         hwif->dma_setup = &pmac_ide_dma_setup;
1704         hwif->dma_exec_cmd = &pmac_ide_dma_exec_cmd;
1705         hwif->dma_start = &pmac_ide_dma_start;
1706         hwif->ide_dma_end = &pmac_ide_dma_end;
1707         hwif->ide_dma_test_irq = &pmac_ide_dma_test_irq;
1708         hwif->dma_timeout = &ide_dma_timeout;
1709         hwif->dma_lost_irq = &pmac_ide_dma_lost_irq;
1710
1711         return 0;
1712 }
1713
1714 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1715
1716 module_init(pmac_ide_probe);
1717
1718 MODULE_LICENSE("GPL");