drivers/net/skge.c

   1 /*
   2  * New driver for Marvell Yukon chipset and SysKonnect Gigabit
   3  * Ethernet adapters. Based on earlier sk98lin, e100 and
   4  * FreeBSD if_sk drivers.
   5  *
   6  * This driver intentionally does not support all the features
   7  * of the original driver such as link fail-over and link management because
   8  * those should be done at higher levels.
   9  *
  10  * Copyright (C) 2004, 2005 Stephen Hemminger <shemminger@osdl.org>
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License, or
  15  * (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  */
  26
  27 #include <linux/config.h>
  28 #include <linux/kernel.h>
  29 #include <linux/module.h>
  30 #include <linux/moduleparam.h>
  31 #include <linux/netdevice.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/if_vlan.h>
  36 #include <linux/ip.h>
  37 #include <linux/delay.h>
  38 #include <linux/crc32.h>
  39 #include <linux/dma-mapping.h>
  40 #include <linux/mii.h>
  41 #include <asm/irq.h>
  42
  43 #include "skge.h"
  44
  45 #define DRV_NAME                "skge"
  46 #define DRV_VERSION             "1.2"
  47 #define PFX                     DRV_NAME " "
  48
  49 #define DEFAULT_TX_RING_SIZE    128
  50 #define DEFAULT_RX_RING_SIZE    512
  51 #define MAX_TX_RING_SIZE        1024
  52 #define MAX_RX_RING_SIZE        4096
  53 #define RX_COPY_THRESHOLD       128
  54 #define RX_BUF_SIZE             1536
  55 #define PHY_RETRIES             1000
  56 #define ETH_JUMBO_MTU           9000
  57 #define TX_WATCHDOG             (5 * HZ)
  58 #define NAPI_WEIGHT             64
  59 #define BLINK_MS                250
  60
  61 MODULE_DESCRIPTION("SysKonnect Gigabit Ethernet driver");
  62 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
  63 MODULE_LICENSE("GPL");
  64 MODULE_VERSION(DRV_VERSION);
  65
  66 static const u32 default_msg
  67         = NETIF_MSG_DRV| NETIF_MSG_PROBE| NETIF_MSG_LINK
  68           | NETIF_MSG_IFUP| NETIF_MSG_IFDOWN;
  69
  70 static int debug = -1;  /* defaults above */
  71 module_param(debug, int, 0);
  72 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  73
  74 static const struct pci_device_id skge_id_table[] = {
  75         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940) },
  76         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940B) },
  77         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_GE) },
  78         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_YU) },
  79         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, PCI_DEVICE_ID_DLINK_DGE510T), },
  80         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4320) },
  81         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5005) }, /* Belkin */
  82         { PCI_DEVICE(PCI_VENDOR_ID_CNET, PCI_DEVICE_ID_CNET_GIGACARD) },
  83         { PCI_DEVICE(PCI_VENDOR_ID_LINKSYS, PCI_DEVICE_ID_LINKSYS_EG1064) },
  84         { PCI_VENDOR_ID_LINKSYS, 0x1032, PCI_ANY_ID, 0x0015, },
  85         { 0 }
  86 };
  87 MODULE_DEVICE_TABLE(pci, skge_id_table);
  88
  89 static int skge_up(struct net_device *dev);
  90 static int skge_down(struct net_device *dev);
  91 static void skge_phy_reset(struct skge_port *skge);
  92 static void skge_tx_clean(struct skge_port *skge);
  93 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  94 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  95 static void genesis_get_stats(struct skge_port *skge, u64 *data);
  96 static void yukon_get_stats(struct skge_port *skge, u64 *data);
  97 static void yukon_init(struct skge_hw *hw, int port);
  98 static void genesis_mac_init(struct skge_hw *hw, int port);
  99 static void genesis_link_up(struct skge_port *skge);
 100
 101 /* Avoid conditionals by using array */
 102 static const int txqaddr[] = { Q_XA1, Q_XA2 };
 103 static const int rxqaddr[] = { Q_R1, Q_R2 };
 104 static const u32 rxirqmask[] = { IS_R1_F, IS_R2_F };
 105 static const u32 txirqmask[] = { IS_XA1_F, IS_XA2_F };
 106 static const u32 portirqmask[] = { IS_PORT_1, IS_PORT_2 };
 107
 108 static int skge_get_regs_len(struct net_device *dev)
 109 {
 110         return 0x4000;
 111 }
 112
 113 /*
 114  * Returns copy of whole control register region
 115  * Note: skip RAM address register because accessing it will
 116  *       cause bus hangs!
 117  */
 118 static void skge_get_regs(struct net_device *dev, struct ethtool_regs *regs,
 119                           void *p)
 120 {
 121         const struct skge_port *skge = netdev_priv(dev);
 122         const void __iomem *io = skge->hw->regs;
 123
 124         regs->version = 1;
 125         memset(p, 0, regs->len);
 126         memcpy_fromio(p, io, B3_RAM_ADDR);
 127
 128         memcpy_fromio(p + B3_RI_WTO_R1, io + B3_RI_WTO_R1,
 129                       regs->len - B3_RI_WTO_R1);
 130 }
 131
 132 /* Wake on Lan only supported on Yukon chips with rev 1 or above */
 133 static int wol_supported(const struct skge_hw *hw)
 134 {
 135         return !((hw->chip_id == CHIP_ID_GENESIS ||
 136                   (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)));
 137 }
 138
 139 static void skge_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 140 {
 141         struct skge_port *skge = netdev_priv(dev);
 142
 143         wol->supported = wol_supported(skge->hw) ? WAKE_MAGIC : 0;
 144         wol->wolopts = skge->wol ? WAKE_MAGIC : 0;
 145 }
 146
 147 static int skge_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 148 {
 149         struct skge_port *skge = netdev_priv(dev);
 150         struct skge_hw *hw = skge->hw;
 151
 152         if (wol->wolopts != WAKE_MAGIC && wol->wolopts != 0)
 153                 return -EOPNOTSUPP;
 154
 155         if (wol->wolopts == WAKE_MAGIC && !wol_supported(hw))
 156                 return -EOPNOTSUPP;
 157
 158         skge->wol = wol->wolopts == WAKE_MAGIC;
 159
 160         if (skge->wol) {
 161                 memcpy_toio(hw->regs + WOL_MAC_ADDR, dev->dev_addr, ETH_ALEN);
 162
 163                 skge_write16(hw, WOL_CTRL_STAT,
 164                              WOL_CTL_ENA_PME_ON_MAGIC_PKT |
 165                              WOL_CTL_ENA_MAGIC_PKT_UNIT);
 166         } else
 167                 skge_write16(hw, WOL_CTRL_STAT, WOL_CTL_DEFAULT);
 168
 169         return 0;
 170 }
 171
 172 /* Determine supported/advertised modes based on hardware.
 173  * Note: ethtool ADVERTISED_xxx == SUPPORTED_xxx
 174  */
 175 static u32 skge_supported_modes(const struct skge_hw *hw)
 176 {
 177         u32 supported;
 178
 179         if (hw->copper) {
 180                 supported = SUPPORTED_10baseT_Half
 181                         | SUPPORTED_10baseT_Full
 182                         | SUPPORTED_100baseT_Half
 183                         | SUPPORTED_100baseT_Full
 184                         | SUPPORTED_1000baseT_Half
 185                         | SUPPORTED_1000baseT_Full
 186                         | SUPPORTED_Autoneg| SUPPORTED_TP;
 187
 188                 if (hw->chip_id == CHIP_ID_GENESIS)
 189                         supported &= ~(SUPPORTED_10baseT_Half
 190                                              | SUPPORTED_10baseT_Full
 191                                              | SUPPORTED_100baseT_Half
 192                                              | SUPPORTED_100baseT_Full);
 193
 194                 else if (hw->chip_id == CHIP_ID_YUKON)
 195                         supported &= ~SUPPORTED_1000baseT_Half;
 196         } else
 197                 supported = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
 198                         | SUPPORTED_Autoneg;
 199
 200         return supported;
 201 }
 202
 203 static int skge_get_settings(struct net_device *dev,
 204                              struct ethtool_cmd *ecmd)
 205 {
 206         struct skge_port *skge = netdev_priv(dev);
 207         struct skge_hw *hw = skge->hw;
 208
 209         ecmd->transceiver = XCVR_INTERNAL;
 210         ecmd->supported = skge_supported_modes(hw);
 211
 212         if (hw->copper) {
 213                 ecmd->port = PORT_TP;
 214                 ecmd->phy_address = hw->phy_addr;
 215         } else
 216                 ecmd->port = PORT_FIBRE;
 217
 218         ecmd->advertising = skge->advertising;
 219         ecmd->autoneg = skge->autoneg;
 220         ecmd->speed = skge->speed;
 221         ecmd->duplex = skge->duplex;
 222         return 0;
 223 }
 224
 225 static int skge_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
 226 {
 227         struct skge_port *skge = netdev_priv(dev);
 228         const struct skge_hw *hw = skge->hw;
 229         u32 supported = skge_supported_modes(hw);
 230
 231         if (ecmd->autoneg == AUTONEG_ENABLE) {
 232                 ecmd->advertising = supported;
 233                 skge->duplex = -1;
 234                 skge->speed = -1;
 235         } else {
 236                 u32 setting;
 237
 238                 switch (ecmd->speed) {
 239                 case SPEED_1000:
 240                         if (ecmd->duplex == DUPLEX_FULL)
 241                                 setting = SUPPORTED_1000baseT_Full;
 242                         else if (ecmd->duplex == DUPLEX_HALF)
 243                                 setting = SUPPORTED_1000baseT_Half;
 244                         else
 245                                 return -EINVAL;
 246                         break;
 247                 case SPEED_100:
 248                         if (ecmd->duplex == DUPLEX_FULL)
 249                                 setting = SUPPORTED_100baseT_Full;
 250                         else if (ecmd->duplex == DUPLEX_HALF)
 251                                 setting = SUPPORTED_100baseT_Half;
 252                         else
 253                                 return -EINVAL;
 254                         break;
 255
 256                 case SPEED_10:
 257                         if (ecmd->duplex == DUPLEX_FULL)
 258                                 setting = SUPPORTED_10baseT_Full;
 259                         else if (ecmd->duplex == DUPLEX_HALF)
 260                                 setting = SUPPORTED_10baseT_Half;
 261                         else
 262                                 return -EINVAL;
 263                         break;
 264                 default:
 265                         return -EINVAL;
 266                 }
 267
 268                 if ((setting & supported) == 0)
 269                         return -EINVAL;
 270
 271                 skge->speed = ecmd->speed;
 272                 skge->duplex = ecmd->duplex;
 273         }
 274
 275         skge->autoneg = ecmd->autoneg;
 276         skge->advertising = ecmd->advertising;
 277
 278         if (netif_running(dev))
 279                 skge_phy_reset(skge);
 280
 281         return (0);
 282 }
 283
 284 static void skge_get_drvinfo(struct net_device *dev,
 285                              struct ethtool_drvinfo *info)
 286 {
 287         struct skge_port *skge = netdev_priv(dev);
 288
 289         strcpy(info->driver, DRV_NAME);
 290         strcpy(info->version, DRV_VERSION);
 291         strcpy(info->fw_version, "N/A");
 292         strcpy(info->bus_info, pci_name(skge->hw->pdev));
 293 }
 294
 295 static const struct skge_stat {
 296         char       name[ETH_GSTRING_LEN];
 297         u16        xmac_offset;
 298         u16        gma_offset;
 299 } skge_stats[] = {
 300         { "tx_bytes",           XM_TXO_OK_HI,  GM_TXO_OK_HI },
 301         { "rx_bytes",           XM_RXO_OK_HI,  GM_RXO_OK_HI },
 302
 303         { "tx_broadcast",       XM_TXF_BC_OK,  GM_TXF_BC_OK },
 304         { "rx_broadcast",       XM_RXF_BC_OK,  GM_RXF_BC_OK },
 305         { "tx_multicast",       XM_TXF_MC_OK,  GM_TXF_MC_OK },
 306         { "rx_multicast",       XM_RXF_MC_OK,  GM_RXF_MC_OK },
 307         { "tx_unicast",         XM_TXF_UC_OK,  GM_TXF_UC_OK },
 308         { "rx_unicast",         XM_RXF_UC_OK,  GM_RXF_UC_OK },
 309         { "tx_mac_pause",       XM_TXF_MPAUSE, GM_TXF_MPAUSE },
 310         { "rx_mac_pause",       XM_RXF_MPAUSE, GM_RXF_MPAUSE },
 311
 312         { "collisions",         XM_TXF_SNG_COL, GM_TXF_SNG_COL },
 313         { "multi_collisions",   XM_TXF_MUL_COL, GM_TXF_MUL_COL },
 314         { "aborted",            XM_TXF_ABO_COL, GM_TXF_ABO_COL },
 315         { "late_collision",     XM_TXF_LAT_COL, GM_TXF_LAT_COL },
 316         { "fifo_underrun",      XM_TXE_FIFO_UR, GM_TXE_FIFO_UR },
 317         { "fifo_overflow",      XM_RXE_FIFO_OV, GM_RXE_FIFO_OV },
 318
 319         { "rx_toolong",         XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 320         { "rx_jabber",          XM_RXF_JAB_PKT, GM_RXF_JAB_PKT },
 321         { "rx_runt",            XM_RXE_RUNT,    GM_RXE_FRAG },
 322         { "rx_too_long",        XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 323         { "rx_fcs_error",       XM_RXF_FCS_ERR, GM_RXF_FCS_ERR },
 324 };
 325
 326 static int skge_get_stats_count(struct net_device *dev)
 327 {
 328         return ARRAY_SIZE(skge_stats);
 329 }
 330
 331 static void skge_get_ethtool_stats(struct net_device *dev,
 332                                    struct ethtool_stats *stats, u64 *data)
 333 {
 334         struct skge_port *skge = netdev_priv(dev);
 335
 336         if (skge->hw->chip_id == CHIP_ID_GENESIS)
 337                 genesis_get_stats(skge, data);
 338         else
 339                 yukon_get_stats(skge, data);
 340 }
 341
 342 /* Use hardware MIB variables for critical path statistics and
 343  * transmit feedback not reported at interrupt.
 344  * Other errors are accounted for in interrupt handler.
 345  */
 346 static struct net_device_stats *skge_get_stats(struct net_device *dev)
 347 {
 348         struct skge_port *skge = netdev_priv(dev);
 349         u64 data[ARRAY_SIZE(skge_stats)];
 350
 351         if (skge->hw->chip_id == CHIP_ID_GENESIS)
 352                 genesis_get_stats(skge, data);
 353         else
 354                 yukon_get_stats(skge, data);
 355
 356         skge->net_stats.tx_bytes = data[0];
 357         skge->net_stats.rx_bytes = data[1];
 358         skge->net_stats.tx_packets = data[2] + data[4] + data[6];
 359         skge->net_stats.rx_packets = data[3] + data[5] + data[7];
 360         skge->net_stats.multicast = data[5] + data[7];
 361         skge->net_stats.collisions = data[10];
 362         skge->net_stats.tx_aborted_errors = data[12];
 363
 364         return &skge->net_stats;
 365 }
 366
 367 static void skge_get_strings(struct net_device *dev, u32 stringset, u8 *data)
 368 {
 369         int i;
 370
 371         switch (stringset) {
 372         case ETH_SS_STATS:
 373                 for (i = 0; i < ARRAY_SIZE(skge_stats); i++)
 374                         memcpy(data + i * ETH_GSTRING_LEN,
 375                                skge_stats[i].name, ETH_GSTRING_LEN);
 376                 break;
 377         }
 378 }
 379
 380 static void skge_get_ring_param(struct net_device *dev,
 381                                 struct ethtool_ringparam *p)
 382 {
 383         struct skge_port *skge = netdev_priv(dev);
 384
 385         p->rx_max_pending = MAX_RX_RING_SIZE;
 386         p->tx_max_pending = MAX_TX_RING_SIZE;
 387         p->rx_mini_max_pending = 0;
 388         p->rx_jumbo_max_pending = 0;
 389
 390         p->rx_pending = skge->rx_ring.count;
 391         p->tx_pending = skge->tx_ring.count;
 392         p->rx_mini_pending = 0;
 393         p->rx_jumbo_pending = 0;
 394 }
 395
 396 static int skge_set_ring_param(struct net_device *dev,
 397                                struct ethtool_ringparam *p)
 398 {
 399         struct skge_port *skge = netdev_priv(dev);
 400
 401         if (p->rx_pending == 0 || p->rx_pending > MAX_RX_RING_SIZE ||
 402             p->tx_pending == 0 || p->tx_pending > MAX_TX_RING_SIZE)
 403                 return -EINVAL;
 404
 405         skge->rx_ring.count = p->rx_pending;
 406         skge->tx_ring.count = p->tx_pending;
 407
 408         if (netif_running(dev)) {
 409                 skge_down(dev);
 410                 skge_up(dev);
 411         }
 412
 413         return 0;
 414 }
 415
 416 static u32 skge_get_msglevel(struct net_device *netdev)
 417 {
 418         struct skge_port *skge = netdev_priv(netdev);
 419         return skge->msg_enable;
 420 }
 421
 422 static void skge_set_msglevel(struct net_device *netdev, u32 value)
 423 {
 424         struct skge_port *skge = netdev_priv(netdev);
 425         skge->msg_enable = value;
 426 }
 427
 428 static int skge_nway_reset(struct net_device *dev)
 429 {
 430         struct skge_port *skge = netdev_priv(dev);
 431
 432         if (skge->autoneg != AUTONEG_ENABLE || !netif_running(dev))
 433                 return -EINVAL;
 434
 435         skge_phy_reset(skge);
 436         return 0;
 437 }
 438
 439 static int skge_set_sg(struct net_device *dev, u32 data)
 440 {
 441         struct skge_port *skge = netdev_priv(dev);
 442         struct skge_hw *hw = skge->hw;
 443
 444         if (hw->chip_id == CHIP_ID_GENESIS && data)
 445                 return -EOPNOTSUPP;
 446         return ethtool_op_set_sg(dev, data);
 447 }
 448
 449 static int skge_set_tx_csum(struct net_device *dev, u32 data)
 450 {
 451         struct skge_port *skge = netdev_priv(dev);
 452         struct skge_hw *hw = skge->hw;
 453
 454         if (hw->chip_id == CHIP_ID_GENESIS && data)
 455                 return -EOPNOTSUPP;
 456
 457         return ethtool_op_set_tx_csum(dev, data);
 458 }
 459
 460 static u32 skge_get_rx_csum(struct net_device *dev)
 461 {
 462         struct skge_port *skge = netdev_priv(dev);
 463
 464         return skge->rx_csum;
 465 }
 466
 467 /* Only Yukon supports checksum offload. */
 468 static int skge_set_rx_csum(struct net_device *dev, u32 data)
 469 {
 470         struct skge_port *skge = netdev_priv(dev);
 471
 472         if (skge->hw->chip_id == CHIP_ID_GENESIS && data)
 473                 return -EOPNOTSUPP;
 474
 475         skge->rx_csum = data;
 476         return 0;
 477 }
 478
 479 static void skge_get_pauseparam(struct net_device *dev,
 480                                 struct ethtool_pauseparam *ecmd)
 481 {
 482         struct skge_port *skge = netdev_priv(dev);
 483
 484         ecmd->tx_pause = (skge->flow_control == FLOW_MODE_LOC_SEND)
 485                 || (skge->flow_control == FLOW_MODE_SYMMETRIC);
 486         ecmd->rx_pause = (skge->flow_control == FLOW_MODE_REM_SEND)
 487                 || (skge->flow_control == FLOW_MODE_SYMMETRIC);
 488
 489         ecmd->autoneg = skge->autoneg;
 490 }
 491
 492 static int skge_set_pauseparam(struct net_device *dev,
 493                                struct ethtool_pauseparam *ecmd)
 494 {
 495         struct skge_port *skge = netdev_priv(dev);
 496
 497         skge->autoneg = ecmd->autoneg;
 498         if (ecmd->rx_pause && ecmd->tx_pause)
 499                 skge->flow_control = FLOW_MODE_SYMMETRIC;
 500         else if (ecmd->rx_pause && !ecmd->tx_pause)
 501                 skge->flow_control = FLOW_MODE_REM_SEND;
 502         else if (!ecmd->rx_pause && ecmd->tx_pause)
 503                 skge->flow_control = FLOW_MODE_LOC_SEND;
 504         else
 505                 skge->flow_control = FLOW_MODE_NONE;
 506
 507         if (netif_running(dev))
 508                 skge_phy_reset(skge);
 509         return 0;
 510 }
 511
 512 /* Chip internal frequency for clock calculations */
 513 static inline u32 hwkhz(const struct skge_hw *hw)
 514 {
 515         if (hw->chip_id == CHIP_ID_GENESIS)
 516                 return 53215; /* or:  53.125 MHz */
 517         else
 518                 return 78215; /* or:  78.125 MHz */
 519 }
 520
 521 /* Chip HZ to microseconds */
 522 static inline u32 skge_clk2usec(const struct skge_hw *hw, u32 ticks)
 523 {
 524         return (ticks * 1000) / hwkhz(hw);
 525 }
 526
 527 /* Microseconds to chip HZ */
 528 static inline u32 skge_usecs2clk(const struct skge_hw *hw, u32 usec)
 529 {
 530         return hwkhz(hw) * usec / 1000;
 531 }
 532
 533 static int skge_get_coalesce(struct net_device *dev,
 534                              struct ethtool_coalesce *ecmd)
 535 {
 536         struct skge_port *skge = netdev_priv(dev);
 537         struct skge_hw *hw = skge->hw;
 538         int port = skge->port;
 539
 540         ecmd->rx_coalesce_usecs = 0;
 541         ecmd->tx_coalesce_usecs = 0;
 542
 543         if (skge_read32(hw, B2_IRQM_CTRL) & TIM_START) {
 544                 u32 delay = skge_clk2usec(hw, skge_read32(hw, B2_IRQM_INI));
 545                 u32 msk = skge_read32(hw, B2_IRQM_MSK);
 546
 547                 if (msk & rxirqmask[port])
 548                         ecmd->rx_coalesce_usecs = delay;
 549                 if (msk & txirqmask[port])
 550                         ecmd->tx_coalesce_usecs = delay;
 551         }
 552
 553         return 0;
 554 }
 555
 556 /* Note: interrupt timer is per board, but can turn on/off per port */
 557 static int skge_set_coalesce(struct net_device *dev,
 558                              struct ethtool_coalesce *ecmd)
 559 {
 560         struct skge_port *skge = netdev_priv(dev);
 561         struct skge_hw *hw = skge->hw;
 562         int port = skge->port;
 563         u32 msk = skge_read32(hw, B2_IRQM_MSK);
 564         u32 delay = 25;
 565
 566         if (ecmd->rx_coalesce_usecs == 0)
 567                 msk &= ~rxirqmask[port];
 568         else if (ecmd->rx_coalesce_usecs < 25 ||
 569                  ecmd->rx_coalesce_usecs > 33333)
 570                 return -EINVAL;
 571         else {
 572                 msk |= rxirqmask[port];
 573                 delay = ecmd->rx_coalesce_usecs;
 574         }
 575
 576         if (ecmd->tx_coalesce_usecs == 0)
 577                 msk &= ~txirqmask[port];
 578         else if (ecmd->tx_coalesce_usecs < 25 ||
 579                  ecmd->tx_coalesce_usecs > 33333)
 580                 return -EINVAL;
 581         else {
 582                 msk |= txirqmask[port];
 583                 delay = min(delay, ecmd->rx_coalesce_usecs);
 584         }
 585
 586         skge_write32(hw, B2_IRQM_MSK, msk);
 587         if (msk == 0)
 588                 skge_write32(hw, B2_IRQM_CTRL, TIM_STOP);
 589         else {
 590                 skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, delay));
 591                 skge_write32(hw, B2_IRQM_CTRL, TIM_START);
 592         }
 593         return 0;
 594 }
 595
 596 enum led_mode { LED_MODE_OFF, LED_MODE_ON, LED_MODE_TST };
 597 static void skge_led(struct skge_port *skge, enum led_mode mode)
 598 {
 599         struct skge_hw *hw = skge->hw;
 600         int port = skge->port;
 601
 602         spin_lock_bh(&hw->phy_lock);
 603         if (hw->chip_id == CHIP_ID_GENESIS) {
 604                 switch (mode) {
 605                 case LED_MODE_OFF:
 606                         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_OFF);
 607                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
 608                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 0);
 609                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_T_OFF);
 610                         break;
 611
 612                 case LED_MODE_ON:
 613                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_ON);
 614                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_LINKSYNC_ON);
 615
 616                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 617                         skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
 618
 619                         break;
 620
 621                 case LED_MODE_TST:
 622                         skge_write8(hw, SK_REG(port, RX_LED_TST), LED_T_ON);
 623                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 100);
 624                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 625
 626                         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_ON);
 627                         break;
 628                 }
 629         } else {
 630                 switch (mode) {
 631                 case LED_MODE_OFF:
 632                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 633                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 634                                      PHY_M_LED_MO_DUP(MO_LED_OFF)  |
 635                                      PHY_M_LED_MO_10(MO_LED_OFF)   |
 636                                      PHY_M_LED_MO_100(MO_LED_OFF)  |
 637                                      PHY_M_LED_MO_1000(MO_LED_OFF) |
 638                                      PHY_M_LED_MO_RX(MO_LED_OFF));
 639                         break;
 640                 case LED_MODE_ON:
 641                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL,
 642                                      PHY_M_LED_PULS_DUR(PULS_170MS) |
 643                                      PHY_M_LED_BLINK_RT(BLINK_84MS) |
 644                                      PHY_M_LEDC_TX_CTRL |
 645                                      PHY_M_LEDC_DP_CTRL);
 646
 647                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 648                                      PHY_M_LED_MO_RX(MO_LED_OFF) |
 649                                      (skge->speed == SPEED_100 ?
 650                                       PHY_M_LED_MO_100(MO_LED_ON) : 0));
 651                         break;
 652                 case LED_MODE_TST:
 653                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 654                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 655                                      PHY_M_LED_MO_DUP(MO_LED_ON)  |
 656                                      PHY_M_LED_MO_10(MO_LED_ON)   |
 657                                      PHY_M_LED_MO_100(MO_LED_ON)  |
 658                                      PHY_M_LED_MO_1000(MO_LED_ON) |
 659                                      PHY_M_LED_MO_RX(MO_LED_ON));
 660                 }
 661         }
 662         spin_unlock_bh(&hw->phy_lock);
 663 }
 664
 665 /* blink LED's for finding board */
 666 static int skge_phys_id(struct net_device *dev, u32 data)
 667 {
 668         struct skge_port *skge = netdev_priv(dev);
 669         unsigned long ms;
 670         enum led_mode mode = LED_MODE_TST;
 671
 672         if (!data || data > (u32)(MAX_SCHEDULE_TIMEOUT / HZ))
 673                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT / HZ) * 1000;
 674         else
 675                 ms = data * 1000;
 676
 677         while (ms > 0) {
 678                 skge_led(skge, mode);
 679                 mode ^= LED_MODE_TST;
 680
 681                 if (msleep_interruptible(BLINK_MS))
 682                         break;
 683                 ms -= BLINK_MS;
 684         }
 685
 686         /* back to regular LED state */
 687         skge_led(skge, netif_running(dev) ? LED_MODE_ON : LED_MODE_OFF);
 688
 689         return 0;
 690 }
 691
 692 static struct ethtool_ops skge_ethtool_ops = {
 693         .get_settings   = skge_get_settings,
 694         .set_settings   = skge_set_settings,
 695         .get_drvinfo    = skge_get_drvinfo,
 696         .get_regs_len   = skge_get_regs_len,
 697         .get_regs       = skge_get_regs,
 698         .get_wol        = skge_get_wol,
 699         .set_wol        = skge_set_wol,
 700         .get_msglevel   = skge_get_msglevel,
 701         .set_msglevel   = skge_set_msglevel,
 702         .nway_reset     = skge_nway_reset,
 703         .get_link       = ethtool_op_get_link,
 704         .get_ringparam  = skge_get_ring_param,
 705         .set_ringparam  = skge_set_ring_param,
 706         .get_pauseparam = skge_get_pauseparam,
 707         .set_pauseparam = skge_set_pauseparam,
 708         .get_coalesce   = skge_get_coalesce,
 709         .set_coalesce   = skge_set_coalesce,
 710         .get_sg         = ethtool_op_get_sg,
 711         .set_sg         = skge_set_sg,
 712         .get_tx_csum    = ethtool_op_get_tx_csum,
 713         .set_tx_csum    = skge_set_tx_csum,
 714         .get_rx_csum    = skge_get_rx_csum,
 715         .set_rx_csum    = skge_set_rx_csum,
 716         .get_strings    = skge_get_strings,
 717         .phys_id        = skge_phys_id,
 718         .get_stats_count = skge_get_stats_count,
 719         .get_ethtool_stats = skge_get_ethtool_stats,
 720         .get_perm_addr  = ethtool_op_get_perm_addr,
 721 };
 722
 723 /*
 724  * Allocate ring elements and chain them together
 725  * One-to-one association of board descriptors with ring elements
 726  */
 727 static int skge_ring_alloc(struct skge_ring *ring, void *vaddr, u64 base)
 728 {
 729         struct skge_tx_desc *d;
 730         struct skge_element *e;
 731         int i;
 732
 733         ring->start = kmalloc(sizeof(*e)*ring->count, GFP_KERNEL);
 734         if (!ring->start)
 735                 return -ENOMEM;
 736
 737         for (i = 0, e = ring->start, d = vaddr; i < ring->count; i++, e++, d++) {
 738                 e->desc = d;
 739                 e->skb = NULL;
 740                 if (i == ring->count - 1) {
 741                         e->next = ring->start;
 742                         d->next_offset = base;
 743                 } else {
 744                         e->next = e + 1;
 745                         d->next_offset = base + (i+1) * sizeof(*d);
 746                 }
 747         }
 748         ring->to_use = ring->to_clean = ring->start;
 749
 750         return 0;
 751 }
 752
 753 /* Allocate and setup a new buffer for receiving */
 754 static void skge_rx_setup(struct skge_port *skge, struct skge_element *e,
 755                           struct sk_buff *skb, unsigned int bufsize)
 756 {
 757         struct skge_rx_desc *rd = e->desc;
 758         u64 map;
 759
 760         map = pci_map_single(skge->hw->pdev, skb->data, bufsize,
 761                              PCI_DMA_FROMDEVICE);
 762
 763         rd->dma_lo = map;
 764         rd->dma_hi = map >> 32;
 765         e->skb = skb;
 766         rd->csum1_start = ETH_HLEN;
 767         rd->csum2_start = ETH_HLEN;
 768         rd->csum1 = 0;
 769         rd->csum2 = 0;
 770
 771         wmb();
 772
 773         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | bufsize;
 774         pci_unmap_addr_set(e, mapaddr, map);
 775         pci_unmap_len_set(e, maplen, bufsize);
 776 }
 777
 778 /* Resume receiving using existing skb,
 779  * Note: DMA address is not changed by chip.
 780  *       MTU not changed while receiver active.
 781  */
 782 static void skge_rx_reuse(struct skge_element *e, unsigned int size)
 783 {
 784         struct skge_rx_desc *rd = e->desc;
 785
 786         rd->csum2 = 0;
 787         rd->csum2_start = ETH_HLEN;
 788
 789         wmb();
 790
 791         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | size;
 792 }
 793
 794
 795 /* Free all  buffers in receive ring, assumes receiver stopped */
 796 static void skge_rx_clean(struct skge_port *skge)
 797 {
 798         struct skge_hw *hw = skge->hw;
 799         struct skge_ring *ring = &skge->rx_ring;
 800         struct skge_element *e;
 801
 802         e = ring->start;
 803         do {
 804                 struct skge_rx_desc *rd = e->desc;
 805                 rd->control = 0;
 806                 if (e->skb) {
 807                         pci_unmap_single(hw->pdev,
 808                                          pci_unmap_addr(e, mapaddr),
 809                                          pci_unmap_len(e, maplen),
 810                                          PCI_DMA_FROMDEVICE);
 811                         dev_kfree_skb(e->skb);
 812                         e->skb = NULL;
 813                 }
 814         } while ((e = e->next) != ring->start);
 815 }
 816
 817
 818 /* Allocate buffers for receive ring
 819  * For receive:  to_clean is next received frame.
 820  */
 821 static int skge_rx_fill(struct skge_port *skge)
 822 {
 823         struct skge_ring *ring = &skge->rx_ring;
 824         struct skge_element *e;
 825
 826         e = ring->start;
 827         do {
 828                 struct sk_buff *skb;
 829
 830                 skb = dev_alloc_skb(skge->rx_buf_size + NET_IP_ALIGN);
 831                 if (!skb)
 832                         return -ENOMEM;
 833
 834                 skb_reserve(skb, NET_IP_ALIGN);
 835                 skge_rx_setup(skge, e, skb, skge->rx_buf_size);
 836         } while ( (e = e->next) != ring->start);
 837
 838         ring->to_clean = ring->start;
 839         return 0;
 840 }
 841
 842 static void skge_link_up(struct skge_port *skge)
 843 {
 844         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG),
 845                     LED_BLK_OFF|LED_SYNC_OFF|LED_ON);
 846
 847         netif_carrier_on(skge->netdev);
 848         if (skge->tx_avail > MAX_SKB_FRAGS + 1)
 849                 netif_wake_queue(skge->netdev);
 850
 851         if (netif_msg_link(skge))
 852                 printk(KERN_INFO PFX
 853                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
 854                        skge->netdev->name, skge->speed,
 855                        skge->duplex == DUPLEX_FULL ? "full" : "half",
 856                        (skge->flow_control == FLOW_MODE_NONE) ? "none" :
 857                        (skge->flow_control == FLOW_MODE_LOC_SEND) ? "tx only" :
 858                        (skge->flow_control == FLOW_MODE_REM_SEND) ? "rx only" :
 859                        (skge->flow_control == FLOW_MODE_SYMMETRIC) ? "tx and rx" :
 860                        "unknown");
 861 }
 862
 863 static void skge_link_down(struct skge_port *skge)
 864 {
 865         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
 866         netif_carrier_off(skge->netdev);
 867         netif_stop_queue(skge->netdev);
 868
 869         if (netif_msg_link(skge))
 870                 printk(KERN_INFO PFX "%s: Link is down.\n", skge->netdev->name);
 871 }
 872
 873 static int __xm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
 874 {
 875         int i;
 876
 877         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
 878         xm_read16(hw, port, XM_PHY_DATA);
 879
 880         /* Need to wait for external PHY */
 881         for (i = 0; i < PHY_RETRIES; i++) {
 882                 udelay(1);
 883                 if (xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_RDY)
 884                         goto ready;
 885         }
 886
 887         return -ETIMEDOUT;
 888  ready:
 889         *val = xm_read16(hw, port, XM_PHY_DATA);
 890
 891         return 0;
 892 }
 893
 894 static u16 xm_phy_read(struct skge_hw *hw, int port, u16 reg)
 895 {
 896         u16 v = 0;
 897         if (__xm_phy_read(hw, port, reg, &v))
 898                 printk(KERN_WARNING PFX "%s: phy read timed out\n",
 899                        hw->dev[port]->name);
 900         return v;
 901 }
 902
 903 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
 904 {
 905         int i;
 906
 907         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
 908         for (i = 0; i < PHY_RETRIES; i++) {
 909                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
 910                         goto ready;
 911                 udelay(1);
 912         }
 913         return -EIO;
 914
 915  ready:
 916         xm_write16(hw, port, XM_PHY_DATA, val);
 917         return 0;
 918 }
 919
 920 static void genesis_init(struct skge_hw *hw)
 921 {
 922         /* set blink source counter */
 923         skge_write32(hw, B2_BSC_INI, (SK_BLK_DUR * SK_FACT_53) / 100);
 924         skge_write8(hw, B2_BSC_CTRL, BSC_START);
 925
 926         /* configure mac arbiter */
 927         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
 928
 929         /* configure mac arbiter timeout values */
 930         skge_write8(hw, B3_MA_TOINI_RX1, SK_MAC_TO_53);
 931         skge_write8(hw, B3_MA_TOINI_RX2, SK_MAC_TO_53);
 932         skge_write8(hw, B3_MA_TOINI_TX1, SK_MAC_TO_53);
 933         skge_write8(hw, B3_MA_TOINI_TX2, SK_MAC_TO_53);
 934
 935         skge_write8(hw, B3_MA_RCINI_RX1, 0);
 936         skge_write8(hw, B3_MA_RCINI_RX2, 0);
 937         skge_write8(hw, B3_MA_RCINI_TX1, 0);
 938         skge_write8(hw, B3_MA_RCINI_TX2, 0);
 939
 940         /* configure packet arbiter timeout */
 941         skge_write16(hw, B3_PA_CTRL, PA_RST_CLR);
 942         skge_write16(hw, B3_PA_TOINI_RX1, SK_PKT_TO_MAX);
 943         skge_write16(hw, B3_PA_TOINI_TX1, SK_PKT_TO_MAX);
 944         skge_write16(hw, B3_PA_TOINI_RX2, SK_PKT_TO_MAX);
 945         skge_write16(hw, B3_PA_TOINI_TX2, SK_PKT_TO_MAX);
 946 }
 947
 948 static void genesis_reset(struct skge_hw *hw, int port)
 949 {
 950         const u8 zero[8]  = { 0 };
 951
 952         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 953
 954         /* reset the statistics module */
 955         xm_write32(hw, port, XM_GP_PORT, XM_GP_RES_STAT);
 956         xm_write16(hw, port, XM_IMSK, 0xffff);  /* disable XMAC IRQs */
 957         xm_write32(hw, port, XM_MODE, 0);               /* clear Mode Reg */
 958         xm_write16(hw, port, XM_TX_CMD, 0);     /* reset TX CMD Reg */
 959         xm_write16(hw, port, XM_RX_CMD, 0);     /* reset RX CMD Reg */
 960
 961         /* disable Broadcom PHY IRQ */
 962         xm_write16(hw, port, PHY_BCOM_INT_MASK, 0xffff);
 963
 964         xm_outhash(hw, port, XM_HSM, zero);
 965 }
 966
 967
 968 /* Convert mode to MII values  */
 969 static const u16 phy_pause_map[] = {
 970         [FLOW_MODE_NONE] =      0,
 971         [FLOW_MODE_LOC_SEND] =  PHY_AN_PAUSE_ASYM,
 972         [FLOW_MODE_SYMMETRIC] = PHY_AN_PAUSE_CAP,
 973         [FLOW_MODE_REM_SEND]  = PHY_AN_PAUSE_CAP | PHY_AN_PAUSE_ASYM,
 974 };
 975
 976
 977 /* Check status of Broadcom phy link */
 978 static void bcom_check_link(struct skge_hw *hw, int port)
 979 {
 980         struct net_device *dev = hw->dev[port];
 981         struct skge_port *skge = netdev_priv(dev);
 982         u16 status;
 983
 984         /* read twice because of latch */
 985         (void) xm_phy_read(hw, port, PHY_BCOM_STAT);
 986         status = xm_phy_read(hw, port, PHY_BCOM_STAT);
 987
 988         if ((status & PHY_ST_LSYNC) == 0) {
 989                 u16 cmd = xm_read16(hw, port, XM_MMU_CMD);
 990                 cmd &= ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX);
 991                 xm_write16(hw, port, XM_MMU_CMD, cmd);
 992                 /* dummy read to ensure writing */
 993                 (void) xm_read16(hw, port, XM_MMU_CMD);
 994
 995                 if (netif_carrier_ok(dev))
 996                         skge_link_down(skge);
 997         } else {
 998                 if (skge->autoneg == AUTONEG_ENABLE &&
 999                     (status & PHY_ST_AN_OVER)) {
1000                         u16 lpa = xm_phy_read(hw, port, PHY_BCOM_AUNE_LP);
1001                         u16 aux = xm_phy_read(hw, port, PHY_BCOM_AUX_STAT);
1002
1003                         if (lpa & PHY_B_AN_RF) {
1004                                 printk(KERN_NOTICE PFX "%s: remote fault\n",
1005                                        dev->name);
1006                                 return;
1007                         }
1008
1009                         /* Check Duplex mismatch */
1010                         switch (aux & PHY_B_AS_AN_RES_MSK) {
1011                         case PHY_B_RES_1000FD:
1012                                 skge->duplex = DUPLEX_FULL;
1013                                 break;
1014                         case PHY_B_RES_1000HD:
1015                                 skge->duplex = DUPLEX_HALF;
1016                                 break;
1017                         default:
1018                                 printk(KERN_NOTICE PFX "%s: duplex mismatch\n",
1019                                        dev->name);
1020                                 return;
1021                         }
1022
1023
1024                         /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1025                         switch (aux & PHY_B_AS_PAUSE_MSK) {
1026                         case PHY_B_AS_PAUSE_MSK:
1027                                 skge->flow_control = FLOW_MODE_SYMMETRIC;
1028                                 break;
1029                         case PHY_B_AS_PRR:
1030                                 skge->flow_control = FLOW_MODE_REM_SEND;
1031                                 break;
1032                         case PHY_B_AS_PRT:
1033                                 skge->flow_control = FLOW_MODE_LOC_SEND;
1034                                 break;
1035                         default:
1036                                 skge->flow_control = FLOW_MODE_NONE;
1037                         }
1038
1039                         skge->speed = SPEED_1000;
1040                 }
1041
1042                 if (!netif_carrier_ok(dev))
1043                         genesis_link_up(skge);
1044         }
1045 }
1046
1047 /* Broadcom 5400 only supports giagabit! SysKonnect did not put an additional
1048  * Phy on for 100 or 10Mbit operation
1049  */
1050 static void bcom_phy_init(struct skge_port *skge, int jumbo)
1051 {
1052         struct skge_hw *hw = skge->hw;
1053         int port = skge->port;
1054         int i;
1055         u16 id1, r, ext, ctl;
1056
1057         /* magic workaround patterns for Broadcom */
1058         static const struct {
1059                 u16 reg;
1060                 u16 val;
1061         } A1hack[] = {
1062                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1104 },
1063                 { 0x17, 0x0013 }, { 0x15, 0x0404 }, { 0x17, 0x8006 },
1064                 { 0x15, 0x0132 }, { 0x17, 0x8006 }, { 0x15, 0x0232 },
1065                 { 0x17, 0x800D }, { 0x15, 0x000F }, { 0x18, 0x0420 },
1066         }, C0hack[] = {
1067                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1204 },
1068                 { 0x17, 0x0013 }, { 0x15, 0x0A04 }, { 0x18, 0x0420 },
1069         };
1070
1071         /* read Id from external PHY (all have the same address) */
1072         id1 = xm_phy_read(hw, port, PHY_XMAC_ID1);
1073
1074         /* Optimize MDIO transfer by suppressing preamble. */
1075         r = xm_read16(hw, port, XM_MMU_CMD);
1076         r |=  XM_MMU_NO_PRE;
1077         xm_write16(hw, port, XM_MMU_CMD,r);
1078
1079         switch (id1) {
1080         case PHY_BCOM_ID1_C0:
1081                 /*
1082                  * Workaround BCOM Errata for the C0 type.
1083                  * Write magic patterns to reserved registers.
1084                  */
1085                 for (i = 0; i < ARRAY_SIZE(C0hack); i++)
1086                         xm_phy_write(hw, port,
1087                                      C0hack[i].reg, C0hack[i].val);
1088
1089                 break;
1090         case PHY_BCOM_ID1_A1:
1091                 /*
1092                  * Workaround BCOM Errata for the A1 type.
1093                  * Write magic patterns to reserved registers.
1094                  */
1095                 for (i = 0; i < ARRAY_SIZE(A1hack); i++)
1096                         xm_phy_write(hw, port,
1097                                      A1hack[i].reg, A1hack[i].val);
1098                 break;
1099         }
1100
1101         /*
1102          * Workaround BCOM Errata (#10523) for all BCom PHYs.
1103          * Disable Power Management after reset.
1104          */
1105         r = xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL);
1106         r |= PHY_B_AC_DIS_PM;
1107         xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL, r);
1108
1109         /* Dummy read */
1110         xm_read16(hw, port, XM_ISRC);
1111
1112         ext = PHY_B_PEC_EN_LTR; /* enable tx led */
1113         ctl = PHY_CT_SP1000;    /* always 1000mbit */
1114
1115         if (skge->autoneg == AUTONEG_ENABLE) {
1116                 /*
1117                  * Workaround BCOM Errata #1 for the C5 type.
1118                  * 1000Base-T Link Acquisition Failure in Slave Mode
1119                  * Set Repeater/DTE bit 10 of the 1000Base-T Control Register
1120                  */
1121                 u16 adv = PHY_B_1000C_RD;
1122                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1123                         adv |= PHY_B_1000C_AHD;
1124                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1125                         adv |= PHY_B_1000C_AFD;
1126                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, adv);
1127
1128                 ctl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1129         } else {
1130                 if (skge->duplex == DUPLEX_FULL)
1131                         ctl |= PHY_CT_DUP_MD;
1132                 /* Force to slave */
1133                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, PHY_B_1000C_MSE);
1134         }
1135
1136         /* Set autonegotiation pause parameters */
1137         xm_phy_write(hw, port, PHY_BCOM_AUNE_ADV,
1138                      phy_pause_map[skge->flow_control] | PHY_AN_CSMA);
1139
1140         /* Handle Jumbo frames */
1141         if (jumbo) {
1142                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1143                              PHY_B_AC_TX_TST | PHY_B_AC_LONG_PACK);
1144
1145                 ext |= PHY_B_PEC_HIGH_LA;
1146
1147         }
1148
1149         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, ext);
1150         xm_phy_write(hw, port, PHY_BCOM_CTRL, ctl);
1151
1152         /* Use link status change interrupt */
1153         xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1154
1155         bcom_check_link(hw, port);
1156 }
1157
1158 static void genesis_mac_init(struct skge_hw *hw, int port)
1159 {
1160         struct net_device *dev = hw->dev[port];
1161         struct skge_port *skge = netdev_priv(dev);
1162         int jumbo = hw->dev[port]->mtu > ETH_DATA_LEN;
1163         int i;
1164         u32 r;
1165         const u8 zero[6]  = { 0 };
1166
1167         /* Clear MIB counters */
1168         xm_write16(hw, port, XM_STAT_CMD,
1169                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1170         /* Clear two times according to Errata #3 */
1171         xm_write16(hw, port, XM_STAT_CMD,
1172                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1173
1174         /* Unreset the XMAC. */
1175         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
1176
1177         /*
1178          * Perform additional initialization for external PHYs,
1179          * namely for the 1000baseTX cards that use the XMAC's
1180          * GMII mode.
1181          */
1182         /* Take external Phy out of reset */
1183         r = skge_read32(hw, B2_GP_IO);
1184         if (port == 0)
1185                 r |= GP_DIR_0|GP_IO_0;
1186         else
1187                 r |= GP_DIR_2|GP_IO_2;
1188
1189         skge_write32(hw, B2_GP_IO, r);
1190         skge_read32(hw, B2_GP_IO);
1191
1192         /* Enable GMII interface */
1193         xm_write16(hw, port, XM_HW_CFG, XM_HW_GMII_MD);
1194
1195         bcom_phy_init(skge, jumbo);
1196
1197         /* Set Station Address */
1198         xm_outaddr(hw, port, XM_SA, dev->dev_addr);
1199
1200         /* We don't use match addresses so clear */
1201         for (i = 1; i < 16; i++)
1202                 xm_outaddr(hw, port, XM_EXM(i), zero);
1203
1204         /* configure Rx High Water Mark (XM_RX_HI_WM) */
1205         xm_write16(hw, port, XM_RX_HI_WM, 1450);
1206
1207         /* We don't need the FCS appended to the packet. */
1208         r = XM_RX_LENERR_OK | XM_RX_STRIP_FCS;
1209         if (jumbo)
1210                 r |= XM_RX_BIG_PK_OK;
1211
1212         if (skge->duplex == DUPLEX_HALF) {
1213                 /*
1214                  * If in manual half duplex mode the other side might be in
1215                  * full duplex mode, so ignore if a carrier extension is not seen
1216                  * on frames received
1217                  */
1218                 r |= XM_RX_DIS_CEXT;
1219         }
1220         xm_write16(hw, port, XM_RX_CMD, r);
1221
1222
1223         /* We want short frames padded to 60 bytes. */
1224         xm_write16(hw, port, XM_TX_CMD, XM_TX_AUTO_PAD);
1225
1226         /*
1227          * Bump up the transmit threshold. This helps hold off transmit
1228          * underruns when we're blasting traffic from both ports at once.
1229          */
1230         xm_write16(hw, port, XM_TX_THR, 512);
1231
1232         /*
1233          * Enable the reception of all error frames. This is is
1234          * a necessary evil due to the design of the XMAC. The
1235          * XMAC's receive FIFO is only 8K in size, however jumbo
1236          * frames can be up to 9000 bytes in length. When bad
1237          * frame filtering is enabled, the XMAC's RX FIFO operates
1238          * in 'store and forward' mode. For this to work, the
1239          * entire frame has to fit into the FIFO, but that means
1240          * that jumbo frames larger than 8192 bytes will be
1241          * truncated. Disabling all bad frame filtering causes
1242          * the RX FIFO to operate in streaming mode, in which
1243          * case the XMAC will start transferring frames out of the
1244          * RX FIFO as soon as the FIFO threshold is reached.
1245          */
1246         xm_write32(hw, port, XM_MODE, XM_DEF_MODE);
1247
1248
1249         /*
1250          * Initialize the Receive Counter Event Mask (XM_RX_EV_MSK)
1251          *      - Enable all bits excepting 'Octets Rx OK Low CntOv'
1252          *        and 'Octets Rx OK Hi Cnt Ov'.
1253          */
1254         xm_write32(hw, port, XM_RX_EV_MSK, XMR_DEF_MSK);
1255
1256         /*
1257          * Initialize the Transmit Counter Event Mask (XM_TX_EV_MSK)
1258          *      - Enable all bits excepting 'Octets Tx OK Low CntOv'
1259          *        and 'Octets Tx OK Hi Cnt Ov'.
1260          */
1261         xm_write32(hw, port, XM_TX_EV_MSK, XMT_DEF_MSK);
1262
1263         /* Configure MAC arbiter */
1264         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
1265
1266         /* configure timeout values */
1267         skge_write8(hw, B3_MA_TOINI_RX1, 72);
1268         skge_write8(hw, B3_MA_TOINI_RX2, 72);
1269         skge_write8(hw, B3_MA_TOINI_TX1, 72);
1270         skge_write8(hw, B3_MA_TOINI_TX2, 72);
1271
1272         skge_write8(hw, B3_MA_RCINI_RX1, 0);
1273         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1274         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1275         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1276
1277         /* Configure Rx MAC FIFO */
1278         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_CLR);
1279         skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_TIM_PAT);
1280         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_ENA_OP_MD);
1281
1282         /* Configure Tx MAC FIFO */
1283         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_CLR);
1284         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_TX_CTRL_DEF);
1285         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_ENA_OP_MD);
1286
1287         if (jumbo) {
1288                 /* Enable frame flushing if jumbo frames used */
1289                 skge_write16(hw, SK_REG(port,RX_MFF_CTRL1), MFF_ENA_FLUSH);
1290         } else {
1291                 /* enable timeout timers if normal frames */
1292                 skge_write16(hw, B3_PA_CTRL,
1293                              (port == 0) ? PA_ENA_TO_TX1 : PA_ENA_TO_TX2);
1294         }
1295 }
1296
1297 static void genesis_stop(struct skge_port *skge)
1298 {
1299         struct skge_hw *hw = skge->hw;
1300         int port = skge->port;
1301         u32 reg;
1302
1303         genesis_reset(hw, port);
1304
1305         /* Clear Tx packet arbiter timeout IRQ */
1306         skge_write16(hw, B3_PA_CTRL,
1307                      port == 0 ? PA_CLR_TO_TX1 : PA_CLR_TO_TX2);
1308
1309         /*
1310          * If the transfer sticks at the MAC the STOP command will not
1311          * terminate if we don't flush the XMAC's transmit FIFO !
1312          */
1313         xm_write32(hw, port, XM_MODE,
1314                         xm_read32(hw, port, XM_MODE)|XM_MD_FTF);
1315
1316
1317         /* Reset the MAC */
1318         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_SET_MAC_RST);
1319
1320         /* For external PHYs there must be special handling */
1321         reg = skge_read32(hw, B2_GP_IO);
1322         if (port == 0) {
1323                 reg |= GP_DIR_0;
1324                 reg &= ~GP_IO_0;
1325         } else {
1326                 reg |= GP_DIR_2;
1327                 reg &= ~GP_IO_2;
1328         }
1329         skge_write32(hw, B2_GP_IO, reg);
1330         skge_read32(hw, B2_GP_IO);
1331
1332         xm_write16(hw, port, XM_MMU_CMD,
1333                         xm_read16(hw, port, XM_MMU_CMD)
1334                         & ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX));
1335
1336         xm_read16(hw, port, XM_MMU_CMD);
1337 }
1338
1339
1340 static void genesis_get_stats(struct skge_port *skge, u64 *data)
1341 {
1342         struct skge_hw *hw = skge->hw;
1343         int port = skge->port;
1344         int i;
1345         unsigned long timeout = jiffies + HZ;
1346
1347         xm_write16(hw, port,
1348                         XM_STAT_CMD, XM_SC_SNP_TXC | XM_SC_SNP_RXC);
1349
1350         /* wait for update to complete */
1351         while (xm_read16(hw, port, XM_STAT_CMD)
1352                & (XM_SC_SNP_TXC | XM_SC_SNP_RXC)) {
1353                 if (time_after(jiffies, timeout))
1354                         break;
1355                 udelay(10);
1356         }
1357
1358         /* special case for 64 bit octet counter */
1359         data[0] = (u64) xm_read32(hw, port, XM_TXO_OK_HI) << 32
1360                 | xm_read32(hw, port, XM_TXO_OK_LO);
1361         data[1] = (u64) xm_read32(hw, port, XM_RXO_OK_HI) << 32
1362                 | xm_read32(hw, port, XM_RXO_OK_LO);
1363
1364         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
1365                 data[i] = xm_read32(hw, port, skge_stats[i].xmac_offset);
1366 }
1367
1368 static void genesis_mac_intr(struct skge_hw *hw, int port)
1369 {
1370         struct skge_port *skge = netdev_priv(hw->dev[port]);
1371         u16 status = xm_read16(hw, port, XM_ISRC);
1372
1373         if (netif_msg_intr(skge))
1374                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
1375                        skge->netdev->name, status);
1376
1377         if (status & XM_IS_TXF_UR) {
1378                 xm_write32(hw, port, XM_MODE, XM_MD_FTF);
1379                 ++skge->net_stats.tx_fifo_errors;
1380         }
1381         if (status & XM_IS_RXF_OV) {
1382                 xm_write32(hw, port, XM_MODE, XM_MD_FRF);
1383                 ++skge->net_stats.rx_fifo_errors;
1384         }
1385 }
1386
1387 static void genesis_link_up(struct skge_port *skge)
1388 {
1389         struct skge_hw *hw = skge->hw;
1390         int port = skge->port;
1391         u16 cmd;
1392         u32 mode, msk;
1393
1394         cmd = xm_read16(hw, port, XM_MMU_CMD);
1395
1396         /*
1397          * enabling pause frame reception is required for 1000BT
1398          * because the XMAC is not reset if the link is going down
1399          */
1400         if (skge->flow_control == FLOW_MODE_NONE ||
1401             skge->flow_control == FLOW_MODE_LOC_SEND)
1402                 /* Disable Pause Frame Reception */
1403                 cmd |= XM_MMU_IGN_PF;
1404         else
1405                 /* Enable Pause Frame Reception */
1406                 cmd &= ~XM_MMU_IGN_PF;
1407
1408         xm_write16(hw, port, XM_MMU_CMD, cmd);
1409
1410         mode = xm_read32(hw, port, XM_MODE);
1411         if (skge->flow_control == FLOW_MODE_SYMMETRIC ||
1412             skge->flow_control == FLOW_MODE_LOC_SEND) {
1413                 /*
1414                  * Configure Pause Frame Generation
1415                  * Use internal and external Pause Frame Generation.
1416                  * Sending pause frames is edge triggered.
1417                  * Send a Pause frame with the maximum pause time if
1418                  * internal oder external FIFO full condition occurs.
1419                  * Send a zero pause time frame to re-start transmission.
1420                  */
1421                 /* XM_PAUSE_DA = '010000C28001' (default) */
1422                 /* XM_MAC_PTIME = 0xffff (maximum) */
1423                 /* remember this value is defined in big endian (!) */
1424                 xm_write16(hw, port, XM_MAC_PTIME, 0xffff);
1425
1426                 mode |= XM_PAUSE_MODE;
1427                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_PAUSE);
1428         } else {
1429                 /*
1430                  * disable pause frame generation is required for 1000BT
1431                  * because the XMAC is not reset if the link is going down
1432                  */
1433                 /* Disable Pause Mode in Mode Register */
1434                 mode &= ~XM_PAUSE_MODE;
1435
1436                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_DIS_PAUSE);
1437         }
1438
1439         xm_write32(hw, port, XM_MODE, mode);
1440
1441         msk = XM_DEF_MSK;
1442         /* disable GP0 interrupt bit for external Phy */
1443         msk |= XM_IS_INP_ASS;
1444
1445         xm_write16(hw, port, XM_IMSK, msk);
1446         xm_read16(hw, port, XM_ISRC);
1447
1448         /* get MMU Command Reg. */
1449         cmd = xm_read16(hw, port, XM_MMU_CMD);
1450         if (skge->duplex == DUPLEX_FULL)
1451                 cmd |= XM_MMU_GMII_FD;
1452
1453         /*
1454          * Workaround BCOM Errata (#10523) for all BCom Phys
1455          * Enable Power Management after link up
1456          */
1457         xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1458                      xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL)
1459                      & ~PHY_B_AC_DIS_PM);
1460         xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1461
1462         /* enable Rx/Tx */
1463         xm_write16(hw, port, XM_MMU_CMD,
1464                         cmd | XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1465         skge_link_up(skge);
1466 }
1467
1468
1469 static inline void bcom_phy_intr(struct skge_port *skge)
1470 {
1471         struct skge_hw *hw = skge->hw;
1472         int port = skge->port;
1473         u16 isrc;
1474
1475         isrc = xm_phy_read(hw, port, PHY_BCOM_INT_STAT);
1476         if (netif_msg_intr(skge))
1477                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x\n",
1478                        skge->netdev->name, isrc);
1479
1480         if (isrc & PHY_B_IS_PSE)
1481                 printk(KERN_ERR PFX "%s: uncorrectable pair swap error\n",
1482                        hw->dev[port]->name);
1483
1484         /* Workaround BCom Errata:
1485          *      enable and disable loopback mode if "NO HCD" occurs.
1486          */
1487         if (isrc & PHY_B_IS_NO_HDCL) {
1488                 u16 ctrl = xm_phy_read(hw, port, PHY_BCOM_CTRL);
1489                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1490                                   ctrl | PHY_CT_LOOP);
1491                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1492                                   ctrl & ~PHY_CT_LOOP);
1493         }
1494
1495         if (isrc & (PHY_B_IS_AN_PR | PHY_B_IS_LST_CHANGE))
1496                 bcom_check_link(hw, port);
1497
1498 }
1499
1500 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1501 {
1502         int i;
1503
1504         gma_write16(hw, port, GM_SMI_DATA, val);
1505         gma_write16(hw, port, GM_SMI_CTRL,
1506                          GM_SMI_CT_PHY_AD(hw->phy_addr) | GM_SMI_CT_REG_AD(reg));
1507         for (i = 0; i < PHY_RETRIES; i++) {
1508                 udelay(1);
1509
1510                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
1511                         return 0;
1512         }
1513
1514         printk(KERN_WARNING PFX "%s: phy write timeout\n",
1515                hw->dev[port]->name);
1516         return -EIO;
1517 }
1518
1519 static int __gm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
1520 {
1521         int i;
1522
1523         gma_write16(hw, port, GM_SMI_CTRL,
1524                          GM_SMI_CT_PHY_AD(hw->phy_addr)
1525                          | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
1526
1527         for (i = 0; i < PHY_RETRIES; i++) {
1528                 udelay(1);
1529                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL)
1530                         goto ready;
1531         }
1532
1533         return -ETIMEDOUT;
1534  ready:
1535         *val = gma_read16(hw, port, GM_SMI_DATA);
1536         return 0;
1537 }
1538
1539 static u16 gm_phy_read(struct skge_hw *hw, int port, u16 reg)
1540 {
1541         u16 v = 0;
1542         if (__gm_phy_read(hw, port, reg, &v))
1543                 printk(KERN_WARNING PFX "%s: phy read timeout\n",
1544                hw->dev[port]->name);
1545         return v;
1546 }
1547
1548 /* Marvell Phy Initialization */
1549 static void yukon_init(struct skge_hw *hw, int port)
1550 {
1551         struct skge_port *skge = netdev_priv(hw->dev[port]);
1552         u16 ctrl, ct1000, adv;
1553
1554         if (skge->autoneg == AUTONEG_ENABLE) {
1555                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
1556
1557                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
1558                           PHY_M_EC_MAC_S_MSK);
1559                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
1560
1561                 ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
1562
1563                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
1564         }
1565
1566         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1567         if (skge->autoneg == AUTONEG_DISABLE)
1568                 ctrl &= ~PHY_CT_ANE;
1569
1570         ctrl |= PHY_CT_RESET;
1571         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1572
1573         ctrl = 0;
1574         ct1000 = 0;
1575         adv = PHY_AN_CSMA;
1576
1577         if (skge->autoneg == AUTONEG_ENABLE) {
1578                 if (hw->copper) {
1579                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1580                                 ct1000 |= PHY_M_1000C_AFD;
1581                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1582                                 ct1000 |= PHY_M_1000C_AHD;
1583                         if (skge->advertising & ADVERTISED_100baseT_Full)
1584                                 adv |= PHY_M_AN_100_FD;
1585                         if (skge->advertising & ADVERTISED_100baseT_Half)
1586                                 adv |= PHY_M_AN_100_HD;
1587                         if (skge->advertising & ADVERTISED_10baseT_Full)
1588                                 adv |= PHY_M_AN_10_FD;
1589                         if (skge->advertising & ADVERTISED_10baseT_Half)
1590                                 adv |= PHY_M_AN_10_HD;
1591                 } else  /* special defines for FIBER (88E1011S only) */
1592                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
1593
1594                 /* Set Flow-control capabilities */
1595                 adv |= phy_pause_map[skge->flow_control];
1596
1597                 /* Restart Auto-negotiation */
1598                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1599         } else {
1600                 /* forced speed/duplex settings */
1601                 ct1000 = PHY_M_1000C_MSE;
1602
1603                 if (skge->duplex == DUPLEX_FULL)
1604                         ctrl |= PHY_CT_DUP_MD;
1605
1606                 switch (skge->speed) {
1607                 case SPEED_1000:
1608                         ctrl |= PHY_CT_SP1000;
1609                         break;
1610                 case SPEED_100:
1611                         ctrl |= PHY_CT_SP100;
1612                         break;
1613                 }
1614
1615                 ctrl |= PHY_CT_RESET;
1616         }
1617
1618         gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
1619
1620         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
1621         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1622
1623         /* Enable phy interrupt on autonegotiation complete (or link up) */
1624         if (skge->autoneg == AUTONEG_ENABLE)
1625                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_MSK);
1626         else
1627                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
1628 }
1629
1630 static void yukon_reset(struct skge_hw *hw, int port)
1631 {
1632         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);/* disable PHY IRQs */
1633         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
1634         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
1635         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
1636         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
1637
1638         gma_write16(hw, port, GM_RX_CTRL,
1639                          gma_read16(hw, port, GM_RX_CTRL)
1640                          | GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
1641 }
1642
1643 /* Apparently, early versions of Yukon-Lite had wrong chip_id? */
1644 static int is_yukon_lite_a0(struct skge_hw *hw)
1645 {
1646         u32 reg;
1647         int ret;
1648
1649         if (hw->chip_id != CHIP_ID_YUKON)
1650                 return 0;
1651
1652         reg = skge_read32(hw, B2_FAR);
1653         skge_write8(hw, B2_FAR + 3, 0xff);
1654         ret = (skge_read8(hw, B2_FAR + 3) != 0);
1655         skge_write32(hw, B2_FAR, reg);
1656         return ret;
1657 }
1658
1659 static void yukon_mac_init(struct skge_hw *hw, int port)
1660 {
1661         struct skge_port *skge = netdev_priv(hw->dev[port]);
1662         int i;
1663         u32 reg;
1664         const u8 *addr = hw->dev[port]->dev_addr;
1665
1666         /* WA code for COMA mode -- set PHY reset */
1667         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1668             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1669                 reg = skge_read32(hw, B2_GP_IO);
1670                 reg |= GP_DIR_9 | GP_IO_9;
1671                 skge_write32(hw, B2_GP_IO, reg);
1672         }
1673
1674         /* hard reset */
1675         skge_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1676         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1677
1678         /* WA code for COMA mode -- clear PHY reset */
1679         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1680             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1681                 reg = skge_read32(hw, B2_GP_IO);
1682                 reg |= GP_DIR_9;
1683                 reg &= ~GP_IO_9;
1684                 skge_write32(hw, B2_GP_IO, reg);
1685         }
1686
1687         /* Set hardware config mode */
1688         reg = GPC_INT_POL_HI | GPC_DIS_FC | GPC_DIS_SLEEP |
1689                 GPC_ENA_XC | GPC_ANEG_ADV_ALL_M | GPC_ENA_PAUSE;
1690         reg |= hw->copper ? GPC_HWCFG_GMII_COP : GPC_HWCFG_GMII_FIB;
1691
1692         /* Clear GMC reset */
1693         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_SET);
1694         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_CLR);
1695         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON | GMC_RST_CLR);
1696         if (skge->autoneg == AUTONEG_DISABLE) {
1697                 reg = GM_GPCR_AU_ALL_DIS;
1698                 gma_write16(hw, port, GM_GP_CTRL,
1699                                  gma_read16(hw, port, GM_GP_CTRL) | reg);
1700
1701                 switch (skge->speed) {
1702                 case SPEED_1000:
1703                         reg |= GM_GPCR_SPEED_1000;
1704                         /* fallthru */
1705                 case SPEED_100:
1706                         reg |= GM_GPCR_SPEED_100;
1707                 }
1708
1709                 if (skge->duplex == DUPLEX_FULL)
1710                         reg |= GM_GPCR_DUP_FULL;
1711         } else
1712                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
1713         switch (skge->flow_control) {
1714         case FLOW_MODE_NONE:
1715                 skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1716                 reg |= GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1717                 break;
1718         case FLOW_MODE_LOC_SEND:
1719                 /* disable Rx flow-control */
1720                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1721         }
1722
1723         gma_write16(hw, port, GM_GP_CTRL, reg);
1724         skge_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
1725
1726         yukon_init(hw, port);
1727
1728         /* MIB clear */
1729         reg = gma_read16(hw, port, GM_PHY_ADDR);
1730         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
1731
1732         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
1733                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8*i);
1734         gma_write16(hw, port, GM_PHY_ADDR, reg);
1735
1736         /* transmit control */
1737         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
1738
1739         /* receive control reg: unicast + multicast + no FCS  */
1740         gma_write16(hw, port, GM_RX_CTRL,
1741                          GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
1742
1743         /* transmit flow control */
1744         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
1745
1746         /* transmit parameter */
1747         gma_write16(hw, port, GM_TX_PARAM,
1748                          TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
1749                          TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
1750                          TX_IPG_JAM_DATA(TX_IPG_JAM_DEF));
1751
1752         /* serial mode register */
1753         reg = GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1754         if (hw->dev[port]->mtu > 1500)
1755                 reg |= GM_SMOD_JUMBO_ENA;
1756
1757         gma_write16(hw, port, GM_SERIAL_MODE, reg);
1758
1759         /* physical address: used for pause frames */
1760         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
1761         /* virtual address for data */
1762         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
1763
1764         /* enable interrupt mask for counter overflows */
1765         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
1766         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
1767         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
1768
1769         /* Initialize Mac Fifo */
1770
1771         /* Configure Rx MAC FIFO */
1772         skge_write16(hw, SK_REG(port, RX_GMF_FL_MSK), RX_FF_FL_DEF_MSK);
1773         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
1774
1775         /* disable Rx GMAC FIFO Flush for YUKON-Lite Rev. A0 only */
1776         if (is_yukon_lite_a0(hw))
1777                 reg &= ~GMF_RX_F_FL_ON;
1778
1779         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
1780         skge_write16(hw, SK_REG(port, RX_GMF_CTRL_T), reg);
1781         /*
1782          * because Pause Packet Truncation in GMAC is not working
1783          * we have to increase the Flush Threshold to 64 bytes
1784          * in order to flush pause packets in Rx FIFO on Yukon-1
1785          */
1786         skge_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
1787
1788         /* Configure Tx MAC FIFO */
1789         skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
1790         skge_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
1791 }
1792
1793 /* Go into power down mode */
1794 static void yukon_suspend(struct skge_hw *hw, int port)
1795 {
1796         u16 ctrl;
1797
1798         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
1799         ctrl |= PHY_M_PC_POL_R_DIS;
1800         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
1801
1802         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1803         ctrl |= PHY_CT_RESET;
1804         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1805
1806         /* switch IEEE compatible power down mode on */
1807         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1808         ctrl |= PHY_CT_PDOWN;
1809         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1810 }
1811
1812 static void yukon_stop(struct skge_port *skge)
1813 {
1814         struct skge_hw *hw = skge->hw;
1815         int port = skge->port;
1816
1817         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
1818         yukon_reset(hw, port);
1819
1820         gma_write16(hw, port, GM_GP_CTRL,
1821                          gma_read16(hw, port, GM_GP_CTRL)
1822                          & ~(GM_GPCR_TX_ENA|GM_GPCR_RX_ENA));
1823         gma_read16(hw, port, GM_GP_CTRL);
1824
1825         yukon_suspend(hw, port);
1826
1827         /* set GPHY Control reset */
1828         skge_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1829         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1830 }
1831
1832 static void yukon_get_stats(struct skge_port *skge, u64 *data)
1833 {
1834         struct skge_hw *hw = skge->hw;
1835         int port = skge->port;
1836         int i;
1837
1838         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
1839                 | gma_read32(hw, port, GM_TXO_OK_LO);
1840         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
1841                 | gma_read32(hw, port, GM_RXO_OK_LO);
1842
1843         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
1844                 data[i] = gma_read32(hw, port,
1845                                           skge_stats[i].gma_offset);
1846 }
1847
1848 static void yukon_mac_intr(struct skge_hw *hw, int port)
1849 {
1850         struct net_device *dev = hw->dev[port];
1851         struct skge_port *skge = netdev_priv(dev);
1852         u8 status = skge_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
1853
1854         if (netif_msg_intr(skge))
1855                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
1856                        dev->name, status);
1857
1858         if (status & GM_IS_RX_FF_OR) {
1859                 ++skge->net_stats.rx_fifo_errors;
1860                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
1861         }
1862
1863         if (status & GM_IS_TX_FF_UR) {
1864                 ++skge->net_stats.tx_fifo_errors;
1865                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
1866         }
1867
1868 }
1869
1870 static u16 yukon_speed(const struct skge_hw *hw, u16 aux)
1871 {
1872         switch (aux & PHY_M_PS_SPEED_MSK) {
1873         case PHY_M_PS_SPEED_1000:
1874                 return SPEED_1000;
1875         case PHY_M_PS_SPEED_100:
1876                 return SPEED_100;
1877         default:
1878                 return SPEED_10;
1879         }
1880 }
1881
1882 static void yukon_link_up(struct skge_port *skge)
1883 {
1884         struct skge_hw *hw = skge->hw;
1885         int port = skge->port;
1886         u16 reg;
1887
1888         /* Enable Transmit FIFO Underrun */
1889         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1890
1891         reg = gma_read16(hw, port, GM_GP_CTRL);
1892         if (skge->duplex == DUPLEX_FULL || skge->autoneg == AUTONEG_ENABLE)
1893                 reg |= GM_GPCR_DUP_FULL;
1894
1895         /* enable Rx/Tx */
1896         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1897         gma_write16(hw, port, GM_GP_CTRL, reg);
1898
1899         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
1900         skge_link_up(skge);
1901 }
1902
1903 static void yukon_link_down(struct skge_port *skge)
1904 {
1905         struct skge_hw *hw = skge->hw;
1906         int port = skge->port;
1907         u16 ctrl;
1908
1909         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1910
1911         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1912         ctrl &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1913         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1914
1915         if (skge->flow_control == FLOW_MODE_REM_SEND) {
1916                 /* restore Asymmetric Pause bit */
1917                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1918                                   gm_phy_read(hw, port,
1919                                                    PHY_MARV_AUNE_ADV)
1920                                   | PHY_M_AN_ASP);
1921
1922         }
1923
1924         yukon_reset(hw, port);
1925         skge_link_down(skge);
1926
1927         yukon_init(hw, port);
1928 }
1929
1930 static void yukon_phy_intr(struct skge_port *skge)
1931 {
1932         struct skge_hw *hw = skge->hw;
1933         int port = skge->port;
1934         const char *reason = NULL;
1935         u16 istatus, phystat;
1936
1937         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1938         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1939
1940         if (netif_msg_intr(skge))
1941                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x 0x%x\n",
1942                        skge->netdev->name, istatus, phystat);
1943
1944         if (istatus & PHY_M_IS_AN_COMPL) {
1945                 if (gm_phy_read(hw, port, PHY_MARV_AUNE_LP)
1946                     & PHY_M_AN_RF) {
1947                         reason = "remote fault";
1948                         goto failed;
1949                 }
1950
1951                 if (gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1952                         reason = "master/slave fault";
1953                         goto failed;
1954                 }
1955
1956                 if (!(phystat & PHY_M_PS_SPDUP_RES)) {
1957                         reason = "speed/duplex";
1958                         goto failed;
1959                 }
1960
1961                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP)
1962                         ? DUPLEX_FULL : DUPLEX_HALF;
1963                 skge->speed = yukon_speed(hw, phystat);
1964
1965                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1966                 switch (phystat & PHY_M_PS_PAUSE_MSK) {
1967                 case PHY_M_PS_PAUSE_MSK:
1968                         skge->flow_control = FLOW_MODE_SYMMETRIC;
1969                         break;
1970                 case PHY_M_PS_RX_P_EN:
1971                         skge->flow_control = FLOW_MODE_REM_SEND;
1972                         break;
1973                 case PHY_M_PS_TX_P_EN:
1974                         skge->flow_control = FLOW_MODE_LOC_SEND;
1975                         break;
1976                 default:
1977                         skge->flow_control = FLOW_MODE_NONE;
1978                 }
1979
1980                 if (skge->flow_control == FLOW_MODE_NONE ||
1981                     (skge->speed < SPEED_1000 && skge->duplex == DUPLEX_HALF))
1982                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1983                 else
1984                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1985                 yukon_link_up(skge);
1986                 return;
1987         }
1988
1989         if (istatus & PHY_M_IS_LSP_CHANGE)
1990                 skge->speed = yukon_speed(hw, phystat);
1991
1992         if (istatus & PHY_M_IS_DUP_CHANGE)
1993                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1994         if (istatus & PHY_M_IS_LST_CHANGE) {
1995                 if (phystat & PHY_M_PS_LINK_UP)
1996                         yukon_link_up(skge);
1997                 else
1998                         yukon_link_down(skge);
1999         }
2000         return;
2001  failed:
2002         printk(KERN_ERR PFX "%s: autonegotiation failed (%s)\n",
2003                skge->netdev->name, reason);
2004
2005         /* XXX restart autonegotiation? */
2006 }
2007
2008 static void skge_phy_reset(struct skge_port *skge)
2009 {
2010         struct skge_hw *hw = skge->hw;
2011         int port = skge->port;
2012
2013         netif_stop_queue(skge->netdev);
2014         netif_carrier_off(skge->netdev);
2015
2016         spin_lock_bh(&hw->phy_lock);
2017         if (hw->chip_id == CHIP_ID_GENESIS) {
2018                 genesis_reset(hw, port);
2019                 genesis_mac_init(hw, port);
2020         } else {
2021                 yukon_reset(hw, port);
2022                 yukon_init(hw, port);
2023         }
2024         spin_unlock_bh(&hw->phy_lock);
2025 }
2026
2027 /* Basic MII support */
2028 static int skge_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
2029 {
2030         struct mii_ioctl_data *data = if_mii(ifr);
2031         struct skge_port *skge = netdev_priv(dev);
2032         struct skge_hw *hw = skge->hw;
2033         int err = -EOPNOTSUPP;
2034
2035         if (!netif_running(dev))
2036                 return -ENODEV; /* Phy still in reset */
2037
2038         switch(cmd) {
2039         case SIOCGMIIPHY:
2040                 data->phy_id = hw->phy_addr;
2041
2042                 /* fallthru */
2043         case SIOCGMIIREG: {
2044                 u16 val = 0;
2045                 spin_lock_bh(&hw->phy_lock);
2046                 if (hw->chip_id == CHIP_ID_GENESIS)
2047                         err = __xm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2048                 else
2049                         err = __gm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2050                 spin_unlock_bh(&hw->phy_lock);
2051                 data->val_out = val;
2052                 break;
2053         }
2054
2055         case SIOCSMIIREG:
2056                 if (!capable(CAP_NET_ADMIN))
2057                         return -EPERM;
2058
2059                 spin_lock_bh(&hw->phy_lock);
2060                 if (hw->chip_id == CHIP_ID_GENESIS)
2061                         err = xm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2062                                    data->val_in);
2063                 else
2064                         err = gm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2065                                    data->val_in);
2066                 spin_unlock_bh(&hw->phy_lock);
2067                 break;
2068         }
2069         return err;
2070 }
2071
2072 static void skge_ramset(struct skge_hw *hw, u16 q, u32 start, size_t len)
2073 {
2074         u32 end;
2075
2076         start /= 8;
2077         len /= 8;
2078         end = start + len - 1;
2079
2080         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
2081         skge_write32(hw, RB_ADDR(q, RB_START), start);
2082         skge_write32(hw, RB_ADDR(q, RB_WP), start);
2083         skge_write32(hw, RB_ADDR(q, RB_RP), start);
2084         skge_write32(hw, RB_ADDR(q, RB_END), end);
2085
2086         if (q == Q_R1 || q == Q_R2) {
2087                 /* Set thresholds on receive queue's */
2088                 skge_write32(hw, RB_ADDR(q, RB_RX_UTPP),
2089                              start + (2*len)/3);
2090                 skge_write32(hw, RB_ADDR(q, RB_RX_LTPP),
2091                              start + (len/3));
2092         } else {
2093                 /* Enable store & forward on Tx queue's because
2094                  * Tx FIFO is only 4K on Genesis and 1K on Yukon
2095                  */
2096                 skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
2097         }
2098
2099         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
2100 }
2101
2102 /* Setup Bus Memory Interface */
2103 static void skge_qset(struct skge_port *skge, u16 q,
2104                       const struct skge_element *e)
2105 {
2106         struct skge_hw *hw = skge->hw;
2107         u32 watermark = 0x600;
2108         u64 base = skge->dma + (e->desc - skge->mem);
2109
2110         /* optimization to reduce window on 32bit/33mhz */
2111         if ((skge_read16(hw, B0_CTST) & (CS_BUS_CLOCK | CS_BUS_SLOT_SZ)) == 0)
2112                 watermark /= 2;
2113
2114         skge_write32(hw, Q_ADDR(q, Q_CSR), CSR_CLR_RESET);
2115         skge_write32(hw, Q_ADDR(q, Q_F), watermark);
2116         skge_write32(hw, Q_ADDR(q, Q_DA_H), (u32)(base >> 32));
2117         skge_write32(hw, Q_ADDR(q, Q_DA_L), (u32)base);
2118 }
2119
2120 static int skge_up(struct net_device *dev)
2121 {
2122         struct skge_port *skge = netdev_priv(dev);
2123         struct skge_hw *hw = skge->hw;
2124         int port = skge->port;
2125         u32 chunk, ram_addr;
2126         size_t rx_size, tx_size;
2127         int err;
2128
2129         if (netif_msg_ifup(skge))
2130                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
2131
2132         if (dev->mtu > RX_BUF_SIZE)
2133                 skge->rx_buf_size = dev->mtu + ETH_HLEN + NET_IP_ALIGN;
2134         else
2135                 skge->rx_buf_size = RX_BUF_SIZE;
2136
2137
2138         rx_size = skge->rx_ring.count * sizeof(struct skge_rx_desc);
2139         tx_size = skge->tx_ring.count * sizeof(struct skge_tx_desc);
2140         skge->mem_size = tx_size + rx_size;
2141         skge->mem = pci_alloc_consistent(hw->pdev, skge->mem_size, &skge->dma);
2142         if (!skge->mem)
2143                 return -ENOMEM;
2144
2145         memset(skge->mem, 0, skge->mem_size);
2146
2147         if ((err = skge_ring_alloc(&skge->rx_ring, skge->mem, skge->dma)))
2148                 goto free_pci_mem;
2149
2150         err = skge_rx_fill(skge);
2151         if (err)
2152                 goto free_rx_ring;
2153
2154         if ((err = skge_ring_alloc(&skge->tx_ring, skge->mem + rx_size,
2155                                    skge->dma + rx_size)))
2156                 goto free_rx_ring;
2157
2158         skge->tx_avail = skge->tx_ring.count - 1;
2159
2160         /* Enable IRQ from port */
2161         hw->intr_mask |= portirqmask[port];
2162         skge_write32(hw, B0_IMSK, hw->intr_mask);
2163
2164         /* Initialize MAC */
2165         spin_lock_bh(&hw->phy_lock);
2166         if (hw->chip_id == CHIP_ID_GENESIS)
2167                 genesis_mac_init(hw, port);
2168         else
2169                 yukon_mac_init(hw, port);
2170         spin_unlock_bh(&hw->phy_lock);
2171
2172         /* Configure RAMbuffers */
2173         chunk = hw->ram_size / ((hw->ports + 1)*2);
2174         ram_addr = hw->ram_offset + 2 * chunk * port;
2175
2176         skge_ramset(hw, rxqaddr[port], ram_addr, chunk);
2177         skge_qset(skge, rxqaddr[port], skge->rx_ring.to_clean);
2178
2179         BUG_ON(skge->tx_ring.to_use != skge->tx_ring.to_clean);
2180         skge_ramset(hw, txqaddr[port], ram_addr+chunk, chunk);
2181         skge_qset(skge, txqaddr[port], skge->tx_ring.to_use);
2182
2183         /* Start receiver BMU */
2184         wmb();
2185         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_START | CSR_IRQ_CL_F);
2186         skge_led(skge, LED_MODE_ON);
2187
2188         return 0;
2189
2190  free_rx_ring:
2191         skge_rx_clean(skge);
2192         kfree(skge->rx_ring.start);
2193  free_pci_mem:
2194         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2195
2196         return err;
2197 }
2198
2199 static int skge_down(struct net_device *dev)
2200 {
2201         struct skge_port *skge = netdev_priv(dev);
2202         struct skge_hw *hw = skge->hw;
2203         int port = skge->port;
2204
2205         if (netif_msg_ifdown(skge))
2206                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
2207
2208         netif_stop_queue(dev);
2209
2210         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
2211         if (hw->chip_id == CHIP_ID_GENESIS)
2212                 genesis_stop(skge);
2213         else
2214                 yukon_stop(skge);
2215
2216         hw->intr_mask &= ~portirqmask[skge->port];
2217         skge_write32(hw, B0_IMSK, hw->intr_mask);
2218
2219         /* Stop transmitter */
2220         skge_write8(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_STOP);
2221         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
2222                      RB_RST_SET|RB_DIS_OP_MD);
2223
2224
2225         /* Disable Force Sync bit and Enable Alloc bit */
2226         skge_write8(hw, SK_REG(port, TXA_CTRL),
2227                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
2228
2229         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
2230         skge_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
2231         skge_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
2232
2233         /* Reset PCI FIFO */
2234         skge_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_SET_RESET);
2235         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
2236
2237         /* Reset the RAM Buffer async Tx queue */
2238         skge_write8(hw, RB_ADDR(port == 0 ? Q_XA1 : Q_XA2, RB_CTRL), RB_RST_SET);
2239         /* stop receiver */
2240         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_STOP);
2241         skge_write32(hw, RB_ADDR(port ? Q_R2 : Q_R1, RB_CTRL),
2242                      RB_RST_SET|RB_DIS_OP_MD);
2243         skge_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_SET_RESET);
2244
2245         if (hw->chip_id == CHIP_ID_GENESIS) {
2246                 skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_SET);
2247                 skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_SET);
2248         } else {
2249                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
2250                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
2251         }
2252
2253         skge_led(skge, LED_MODE_OFF);
2254
2255         skge_tx_clean(skge);
2256         skge_rx_clean(skge);
2257
2258         kfree(skge->rx_ring.start);
2259         kfree(skge->tx_ring.start);
2260         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2261         return 0;
2262 }
2263
2264 static int skge_xmit_frame(struct sk_buff *skb, struct net_device *dev)
2265 {
2266         struct skge_port *skge = netdev_priv(dev);
2267         struct skge_hw *hw = skge->hw;
2268         struct skge_ring *ring = &skge->tx_ring;
2269         struct skge_element *e;
2270         struct skge_tx_desc *td;
2271         int i;
2272         u32 control, len;
2273         u64 map;
2274         unsigned long flags;
2275
2276         skb = skb_padto(skb, ETH_ZLEN);
2277         if (!skb)
2278                 return NETDEV_TX_OK;
2279
2280         local_irq_save(flags);
2281         if (!spin_trylock(&skge->tx_lock)) {
2282                 /* Collision - tell upper layer to requeue */
2283                 local_irq_restore(flags);
2284                 return NETDEV_TX_LOCKED;
2285         }
2286
2287         if (unlikely(skge->tx_avail < skb_shinfo(skb)->nr_frags +1)) {
2288                 if (!netif_queue_stopped(dev)) {
2289                         netif_stop_queue(dev);
2290
2291                         printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
2292                                dev->name);
2293                 }
2294                 spin_unlock_irqrestore(&skge->tx_lock, flags);
2295                 return NETDEV_TX_BUSY;
2296         }
2297
2298         e = ring->to_use;
2299         td = e->desc;
2300         e->skb = skb;
2301         len = skb_headlen(skb);
2302         map = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
2303         pci_unmap_addr_set(e, mapaddr, map);
2304         pci_unmap_len_set(e, maplen, len);
2305
2306         td->dma_lo = map;
2307         td->dma_hi = map >> 32;
2308
2309         if (skb->ip_summed == CHECKSUM_HW) {
2310                 int offset = skb->h.raw - skb->data;
2311
2312                 /* This seems backwards, but it is what the sk98lin
2313                  * does.  Looks like hardware is wrong?
2314                  */
2315                 if (skb->h.ipiph->protocol == IPPROTO_UDP
2316                     && hw->chip_rev == 0 && hw->chip_id == CHIP_ID_YUKON)
2317                         control = BMU_TCP_CHECK;
2318                 else
2319                         control = BMU_UDP_CHECK;
2320
2321                 td->csum_offs = 0;
2322                 td->csum_start = offset;
2323                 td->csum_write = offset + skb->csum;
2324         } else
2325                 control = BMU_CHECK;
2326
2327         if (!skb_shinfo(skb)->nr_frags) /* single buffer i.e. no fragments */
2328                 control |= BMU_EOF| BMU_IRQ_EOF;
2329         else {
2330                 struct skge_tx_desc *tf = td;
2331
2332                 control |= BMU_STFWD;
2333                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
2334                         skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2335
2336                         map = pci_map_page(hw->pdev, frag->page, frag->page_offset,
2337                                            frag->size, PCI_DMA_TODEVICE);
2338
2339                         e = e->next;
2340                         e->skb = NULL;
2341                         tf = e->desc;
2342                         tf->dma_lo = map;
2343                         tf->dma_hi = (u64) map >> 32;
2344                         pci_unmap_addr_set(e, mapaddr, map);
2345                         pci_unmap_len_set(e, maplen, frag->size);
2346
2347                         tf->control = BMU_OWN | BMU_SW | control | frag->size;
2348                 }
2349                 tf->control |= BMU_EOF | BMU_IRQ_EOF;
2350         }
2351         /* Make sure all the descriptors written */
2352         wmb();
2353         td->control = BMU_OWN | BMU_SW | BMU_STF | control | len;
2354         wmb();
2355
2356         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_START);
2357
2358         if (netif_msg_tx_queued(skge))
2359                 printk(KERN_DEBUG "%s: tx queued, slot %td, len %d\n",
2360                        dev->name, e - ring->start, skb->len);
2361
2362         ring->to_use = e->next;
2363         skge->tx_avail -= skb_shinfo(skb)->nr_frags + 1;
2364         if (skge->tx_avail <= MAX_SKB_FRAGS + 1) {
2365                 pr_debug("%s: transmit queue full\n", dev->name);
2366                 netif_stop_queue(dev);
2367         }
2368
2369         dev->trans_start = jiffies;
2370         spin_unlock_irqrestore(&skge->tx_lock, flags);
2371
2372         return NETDEV_TX_OK;
2373 }
2374
2375 static inline void skge_tx_free(struct skge_hw *hw, struct skge_element *e)
2376 {
2377         /* This ring element can be skb or fragment */
2378         if (e->skb) {
2379                 pci_unmap_single(hw->pdev,
2380                                pci_unmap_addr(e, mapaddr),
2381                                pci_unmap_len(e, maplen),
2382                                PCI_DMA_TODEVICE);
2383                 dev_kfree_skb_any(e->skb);
2384                 e->skb = NULL;
2385         } else {
2386                 pci_unmap_page(hw->pdev,
2387                                pci_unmap_addr(e, mapaddr),
2388                                pci_unmap_len(e, maplen),
2389                                PCI_DMA_TODEVICE);
2390         }
2391 }
2392
2393 static void skge_tx_clean(struct skge_port *skge)
2394 {
2395         struct skge_ring *ring = &skge->tx_ring;
2396         struct skge_element *e;
2397         unsigned long flags;
2398
2399         spin_lock_irqsave(&skge->tx_lock, flags);
2400         for (e = ring->to_clean; e != ring->to_use; e = e->next) {
2401                 ++skge->tx_avail;
2402                 skge_tx_free(skge->hw, e);
2403         }
2404         ring->to_clean = e;
2405         spin_unlock_irqrestore(&skge->tx_lock, flags);
2406 }
2407
2408 static void skge_tx_timeout(struct net_device *dev)
2409 {
2410         struct skge_port *skge = netdev_priv(dev);
2411
2412         if (netif_msg_timer(skge))
2413                 printk(KERN_DEBUG PFX "%s: tx timeout\n", dev->name);
2414
2415         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_STOP);
2416         skge_tx_clean(skge);
2417 }
2418
2419 static int skge_change_mtu(struct net_device *dev, int new_mtu)
2420 {
2421         int err = 0;
2422         int running = netif_running(dev);
2423
2424         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2425                 return -EINVAL;
2426
2427
2428         if (running)
2429                 skge_down(dev);
2430         dev->mtu = new_mtu;
2431         if (running)
2432                 skge_up(dev);
2433
2434         return err;
2435 }
2436
2437 static void genesis_set_multicast(struct net_device *dev)
2438 {
2439         struct skge_port *skge = netdev_priv(dev);
2440         struct skge_hw *hw = skge->hw;
2441         int port = skge->port;
2442         int i, count = dev->mc_count;
2443         struct dev_mc_list *list = dev->mc_list;
2444         u32 mode;
2445         u8 filter[8];
2446
2447         mode = xm_read32(hw, port, XM_MODE);
2448         mode |= XM_MD_ENA_HASH;
2449         if (dev->flags & IFF_PROMISC)
2450                 mode |= XM_MD_ENA_PROM;
2451         else
2452                 mode &= ~XM_MD_ENA_PROM;
2453
2454         if (dev->flags & IFF_ALLMULTI)
2455                 memset(filter, 0xff, sizeof(filter));
2456         else {
2457                 memset(filter, 0, sizeof(filter));
2458                 for (i = 0; list && i < count; i++, list = list->next) {
2459                         u32 crc, bit;
2460                         crc = ether_crc_le(ETH_ALEN, list->dmi_addr);
2461                         bit = ~crc & 0x3f;
2462                         filter[bit/8] |= 1 << (bit%8);
2463                 }
2464         }
2465
2466         xm_write32(hw, port, XM_MODE, mode);
2467         xm_outhash(hw, port, XM_HSM, filter);
2468 }
2469
2470 static void yukon_set_multicast(struct net_device *dev)
2471 {
2472         struct skge_port *skge = netdev_priv(dev);
2473         struct skge_hw *hw = skge->hw;
2474         int port = skge->port;
2475         struct dev_mc_list *list = dev->mc_list;
2476         u16 reg;
2477         u8 filter[8];
2478
2479         memset(filter, 0, sizeof(filter));
2480
2481         reg = gma_read16(hw, port, GM_RX_CTRL);
2482         reg |= GM_RXCR_UCF_ENA;
2483
2484         if (dev->flags & IFF_PROMISC)           /* promiscuous */
2485                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2486         else if (dev->flags & IFF_ALLMULTI)     /* all multicast */
2487                 memset(filter, 0xff, sizeof(filter));
2488         else if (dev->mc_count == 0)            /* no multicast */
2489                 reg &= ~GM_RXCR_MCF_ENA;
2490         else {
2491                 int i;
2492                 reg |= GM_RXCR_MCF_ENA;
2493
2494                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2495                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2496                         filter[bit/8] |= 1 << (bit%8);
2497                 }
2498         }
2499
2500
2501         gma_write16(hw, port, GM_MC_ADDR_H1,
2502                          (u16)filter[0] | ((u16)filter[1] << 8));
2503         gma_write16(hw, port, GM_MC_ADDR_H2,
2504                          (u16)filter[2] | ((u16)filter[3] << 8));
2505         gma_write16(hw, port, GM_MC_ADDR_H3,
2506                          (u16)filter[4] | ((u16)filter[5] << 8));
2507         gma_write16(hw, port, GM_MC_ADDR_H4,
2508                          (u16)filter[6] | ((u16)filter[7] << 8));
2509
2510         gma_write16(hw, port, GM_RX_CTRL, reg);
2511 }
2512
2513 static inline u16 phy_length(const struct skge_hw *hw, u32 status)
2514 {
2515         if (hw->chip_id == CHIP_ID_GENESIS)
2516                 return status >> XMR_FS_LEN_SHIFT;
2517         else
2518                 return status >> GMR_FS_LEN_SHIFT;
2519 }
2520
2521 static inline int bad_phy_status(const struct skge_hw *hw, u32 status)
2522 {
2523         if (hw->chip_id == CHIP_ID_GENESIS)
2524                 return (status & (XMR_FS_ERR | XMR_FS_2L_VLAN)) != 0;
2525         else
2526                 return (status & GMR_FS_ANY_ERR) ||
2527                         (status & GMR_FS_RX_OK) == 0;
2528 }
2529
2530
2531 /* Get receive buffer from descriptor.
2532  * Handles copy of small buffers and reallocation failures
2533  */
2534 static inline struct sk_buff *skge_rx_get(struct skge_port *skge,
2535                                           struct skge_element *e,
2536                                           u32 control, u32 status, u16 csum)
2537 {
2538         struct sk_buff *skb;
2539         u16 len = control & BMU_BBC;
2540
2541         if (unlikely(netif_msg_rx_status(skge)))
2542                 printk(KERN_DEBUG PFX "%s: rx slot %td status 0x%x len %d\n",
2543                        skge->netdev->name, e - skge->rx_ring.start,
2544                        status, len);
2545
2546         if (len > skge->rx_buf_size)
2547                 goto error;
2548
2549         if ((control & (BMU_EOF|BMU_STF)) != (BMU_STF|BMU_EOF))
2550                 goto error;
2551
2552         if (bad_phy_status(skge->hw, status))
2553                 goto error;
2554
2555         if (phy_length(skge->hw, status) != len)
2556                 goto error;
2557
2558         if (len < RX_COPY_THRESHOLD) {
2559                 skb = dev_alloc_skb(len + 2);
2560                 if (!skb)
2561                         goto resubmit;
2562
2563                 skb_reserve(skb, 2);
2564                 pci_dma_sync_single_for_cpu(skge->hw->pdev,
2565                                             pci_unmap_addr(e, mapaddr),
2566                                             len, PCI_DMA_FROMDEVICE);
2567                 memcpy(skb->data, e->skb->data, len);
2568                 pci_dma_sync_single_for_device(skge->hw->pdev,
2569                                                pci_unmap_addr(e, mapaddr),
2570                                                len, PCI_DMA_FROMDEVICE);
2571                 skge_rx_reuse(e, skge->rx_buf_size);
2572         } else {
2573                 struct sk_buff *nskb;
2574                 nskb = dev_alloc_skb(skge->rx_buf_size + NET_IP_ALIGN);
2575                 if (!nskb)
2576                         goto resubmit;
2577
2578                 pci_unmap_single(skge->hw->pdev,
2579                                  pci_unmap_addr(e, mapaddr),
2580                                  pci_unmap_len(e, maplen),
2581                                  PCI_DMA_FROMDEVICE);
2582                 skb = e->skb;
2583                 prefetch(skb->data);
2584                 skge_rx_setup(skge, e, nskb, skge->rx_buf_size);
2585         }
2586
2587         skb_put(skb, len);
2588         skb->dev = skge->netdev;
2589         if (skge->rx_csum) {
2590                 skb->csum = csum;
2591                 skb->ip_summed = CHECKSUM_HW;
2592         }
2593
2594         skb->protocol = eth_type_trans(skb, skge->netdev);
2595
2596         return skb;
2597 error:
2598
2599         if (netif_msg_rx_err(skge))
2600                 printk(KERN_DEBUG PFX "%s: rx err, slot %td control 0x%x status 0x%x\n",
2601                        skge->netdev->name, e - skge->rx_ring.start,
2602                        control, status);
2603
2604         if (skge->hw->chip_id == CHIP_ID_GENESIS) {
2605                 if (status & (XMR_FS_RUNT|XMR_FS_LNG_ERR))
2606                         skge->net_stats.rx_length_errors++;
2607                 if (status & XMR_FS_FRA_ERR)
2608                         skge->net_stats.rx_frame_errors++;
2609                 if (status & XMR_FS_FCS_ERR)
2610                         skge->net_stats.rx_crc_errors++;
2611         } else {
2612                 if (status & (GMR_FS_LONG_ERR|GMR_FS_UN_SIZE))
2613                         skge->net_stats.rx_length_errors++;
2614                 if (status & GMR_FS_FRAGMENT)
2615                         skge->net_stats.rx_frame_errors++;
2616                 if (status & GMR_FS_CRC_ERR)
2617                         skge->net_stats.rx_crc_errors++;
2618         }
2619
2620 resubmit:
2621         skge_rx_reuse(e, skge->rx_buf_size);
2622         return NULL;
2623 }
2624
2625
2626 static int skge_poll(struct net_device *dev, int *budget)
2627 {
2628         struct skge_port *skge = netdev_priv(dev);
2629         struct skge_hw *hw = skge->hw;
2630         struct skge_ring *ring = &skge->rx_ring;
2631         struct skge_element *e;
2632         unsigned int to_do = min(dev->quota, *budget);
2633         unsigned int work_done = 0;
2634
2635         for (e = ring->to_clean; prefetch(e->next), work_done < to_do; e = e->next) {
2636                 struct skge_rx_desc *rd = e->desc;
2637                 struct sk_buff *skb;
2638                 u32 control;
2639
2640                 rmb();
2641                 control = rd->control;
2642                 if (control & BMU_OWN)
2643                         break;
2644
2645                 skb = skge_rx_get(skge, e, control, rd->status,
2646                                   le16_to_cpu(rd->csum2));
2647                 if (likely(skb)) {
2648                         dev->last_rx = jiffies;
2649                         netif_receive_skb(skb);
2650
2651                         ++work_done;
2652                 } else
2653                         skge_rx_reuse(e, skge->rx_buf_size);
2654         }
2655         ring->to_clean = e;
2656
2657         /* restart receiver */
2658         wmb();
2659         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR),
2660                     CSR_START | CSR_IRQ_CL_F);
2661
2662         *budget -= work_done;
2663         dev->quota -= work_done;
2664
2665         if (work_done >=  to_do)
2666                 return 1; /* not done */
2667
2668         netif_rx_complete(dev);
2669         hw->intr_mask |= portirqmask[skge->port];
2670         skge_write32(hw, B0_IMSK, hw->intr_mask);
2671         skge_read32(hw, B0_IMSK);
2672
2673         return 0;
2674 }
2675
2676 static inline void skge_tx_intr(struct net_device *dev)
2677 {
2678         struct skge_port *skge = netdev_priv(dev);
2679         struct skge_hw *hw = skge->hw;
2680         struct skge_ring *ring = &skge->tx_ring;
2681         struct skge_element *e;
2682
2683         spin_lock(&skge->tx_lock);
2684         for (e = ring->to_clean; prefetch(e->next), e != ring->to_use; e = e->next) {
2685                 struct skge_tx_desc *td = e->desc;
2686                 u32 control;
2687
2688                 rmb();
2689                 control = td->control;
2690                 if (control & BMU_OWN)
2691                         break;
2692
2693                 if (unlikely(netif_msg_tx_done(skge)))
2694                         printk(KERN_DEBUG PFX "%s: tx done slot %td status 0x%x\n",
2695                                dev->name, e - ring->start, td->status);
2696
2697                 skge_tx_free(hw, e);
2698                 e->skb = NULL;
2699                 ++skge->tx_avail;
2700         }
2701         ring->to_clean = e;
2702         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
2703
2704         if (skge->tx_avail > MAX_SKB_FRAGS + 1)
2705                 netif_wake_queue(dev);
2706
2707         spin_unlock(&skge->tx_lock);
2708 }
2709
2710 /* Parity errors seem to happen when Genesis is connected to a switch
2711  * with no other ports present. Heartbeat error??
2712  */
2713 static void skge_mac_parity(struct skge_hw *hw, int port)
2714 {
2715         struct net_device *dev = hw->dev[port];
2716
2717         if (dev) {
2718                 struct skge_port *skge = netdev_priv(dev);
2719                 ++skge->net_stats.tx_heartbeat_errors;
2720         }
2721
2722         if (hw->chip_id == CHIP_ID_GENESIS)
2723                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
2724                              MFF_CLR_PERR);
2725         else
2726                 /* HW-Bug #8: cleared by GMF_CLI_TX_FC instead of GMF_CLI_TX_PE */
2727                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T),
2728                             (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)
2729                             ? GMF_CLI_TX_FC : GMF_CLI_TX_PE);
2730 }
2731
2732 static void skge_pci_clear(struct skge_hw *hw)
2733 {
2734         u16 status;
2735
2736         pci_read_config_word(hw->pdev, PCI_STATUS, &status);
2737         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2738         pci_write_config_word(hw->pdev, PCI_STATUS,
2739                               status | PCI_STATUS_ERROR_BITS);
2740         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2741 }
2742
2743 static void skge_mac_intr(struct skge_hw *hw, int port)
2744 {
2745         if (hw->chip_id == CHIP_ID_GENESIS)
2746                 genesis_mac_intr(hw, port);
2747         else
2748                 yukon_mac_intr(hw, port);
2749 }
2750
2751 /* Handle device specific framing and timeout interrupts */
2752 static void skge_error_irq(struct skge_hw *hw)
2753 {
2754         u32 hwstatus = skge_read32(hw, B0_HWE_ISRC);
2755
2756         if (hw->chip_id == CHIP_ID_GENESIS) {
2757                 /* clear xmac errors */
2758                 if (hwstatus & (IS_NO_STAT_M1|IS_NO_TIST_M1))
2759                         skge_write16(hw, RX_MFF_CTRL1, MFF_CLR_INSTAT);
2760                 if (hwstatus & (IS_NO_STAT_M2|IS_NO_TIST_M2))
2761                         skge_write16(hw, RX_MFF_CTRL2, MFF_CLR_INSTAT);
2762         } else {
2763                 /* Timestamp (unused) overflow */
2764                 if (hwstatus & IS_IRQ_TIST_OV)
2765                         skge_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2766         }
2767
2768         if (hwstatus & IS_RAM_RD_PAR) {
2769                 printk(KERN_ERR PFX "Ram read data parity error\n");
2770                 skge_write16(hw, B3_RI_CTRL, RI_CLR_RD_PERR);
2771         }
2772
2773         if (hwstatus & IS_RAM_WR_PAR) {
2774                 printk(KERN_ERR PFX "Ram write data parity error\n");
2775                 skge_write16(hw, B3_RI_CTRL, RI_CLR_WR_PERR);
2776         }
2777
2778         if (hwstatus & IS_M1_PAR_ERR)
2779                 skge_mac_parity(hw, 0);
2780
2781         if (hwstatus & IS_M2_PAR_ERR)
2782                 skge_mac_parity(hw, 1);
2783
2784         if (hwstatus & IS_R1_PAR_ERR)
2785                 skge_write32(hw, B0_R1_CSR, CSR_IRQ_CL_P);
2786
2787         if (hwstatus & IS_R2_PAR_ERR)
2788                 skge_write32(hw, B0_R2_CSR, CSR_IRQ_CL_P);
2789
2790         if (hwstatus & (IS_IRQ_MST_ERR|IS_IRQ_STAT)) {
2791                 printk(KERN_ERR PFX "hardware error detected (status 0x%x)\n",
2792                        hwstatus);
2793
2794                 skge_pci_clear(hw);
2795
2796                 /* if error still set then just ignore it */
2797                 hwstatus = skge_read32(hw, B0_HWE_ISRC);
2798                 if (hwstatus & IS_IRQ_STAT) {
2799                         pr_debug("IRQ status %x: still set ignoring hardware errors\n",
2800                                hwstatus);
2801                         hw->intr_mask &= ~IS_HW_ERR;
2802                 }
2803         }
2804 }
2805
2806 /*
2807  * Interrupt from PHY are handled in tasklet (soft irq)
2808  * because accessing phy registers requires spin wait which might
2809  * cause excess interrupt latency.
2810  */
2811 static void skge_extirq(unsigned long data)
2812 {
2813         struct skge_hw *hw = (struct skge_hw *) data;
2814         int port;
2815
2816         spin_lock(&hw->phy_lock);
2817         for (port = 0; port < 2; port++) {
2818                 struct net_device *dev = hw->dev[port];
2819
2820                 if (dev && netif_running(dev)) {
2821                         struct skge_port *skge = netdev_priv(dev);
2822
2823                         if (hw->chip_id != CHIP_ID_GENESIS)
2824                                 yukon_phy_intr(skge);
2825                         else
2826                                 bcom_phy_intr(skge);
2827                 }
2828         }
2829         spin_unlock(&hw->phy_lock);
2830
2831         local_irq_disable();
2832         hw->intr_mask |= IS_EXT_REG;
2833         skge_write32(hw, B0_IMSK, hw->intr_mask);
2834         local_irq_enable();
2835 }
2836
2837 static inline void skge_wakeup(struct net_device *dev)
2838 {
2839         struct skge_port *skge = netdev_priv(dev);
2840
2841         prefetch(skge->rx_ring.to_clean);
2842         netif_rx_schedule(dev);
2843 }
2844
2845 static irqreturn_t skge_intr(int irq, void *dev_id, struct pt_regs *regs)
2846 {
2847         struct skge_hw *hw = dev_id;
2848         u32 status = skge_read32(hw, B0_SP_ISRC);
2849
2850         if (status == 0 || status == ~0) /* hotplug or shared irq */
2851                 return IRQ_NONE;
2852
2853         status &= hw->intr_mask;
2854         if (status & IS_R1_F) {
2855                 hw->intr_mask &= ~IS_R1_F;
2856                 skge_wakeup(hw->dev[0]);
2857         }
2858
2859         if (status & IS_R2_F) {
2860                 hw->intr_mask &= ~IS_R2_F;
2861                 skge_wakeup(hw->dev[1]);
2862         }
2863
2864         if (status & IS_XA1_F)
2865                 skge_tx_intr(hw->dev[0]);
2866
2867         if (status & IS_XA2_F)
2868                 skge_tx_intr(hw->dev[1]);
2869
2870         if (status & IS_PA_TO_RX1) {
2871                 struct skge_port *skge = netdev_priv(hw->dev[0]);
2872                 ++skge->net_stats.rx_over_errors;
2873                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX1);
2874         }
2875
2876         if (status & IS_PA_TO_RX2) {
2877                 struct skge_port *skge = netdev_priv(hw->dev[1]);
2878                 ++skge->net_stats.rx_over_errors;
2879                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX2);
2880         }
2881
2882         if (status & IS_PA_TO_TX1)
2883                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX1);
2884
2885         if (status & IS_PA_TO_TX2)
2886                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX2);
2887
2888         if (status & IS_MAC1)
2889                 skge_mac_intr(hw, 0);
2890
2891         if (status & IS_MAC2)
2892                 skge_mac_intr(hw, 1);
2893
2894         if (status & IS_HW_ERR)
2895                 skge_error_irq(hw);
2896
2897         if (status & IS_EXT_REG) {
2898                 hw->intr_mask &= ~IS_EXT_REG;
2899                 tasklet_schedule(&hw->ext_tasklet);
2900         }
2901
2902         skge_write32(hw, B0_IMSK, hw->intr_mask);
2903
2904         return IRQ_HANDLED;
2905 }
2906
2907 #ifdef CONFIG_NET_POLL_CONTROLLER
2908 static void skge_netpoll(struct net_device *dev)
2909 {
2910         struct skge_port *skge = netdev_priv(dev);
2911
2912         disable_irq(dev->irq);
2913         skge_intr(dev->irq, skge->hw, NULL);
2914         enable_irq(dev->irq);
2915 }
2916 #endif
2917
2918 static int skge_set_mac_address(struct net_device *dev, void *p)
2919 {
2920         struct skge_port *skge = netdev_priv(dev);
2921         struct skge_hw *hw = skge->hw;
2922         unsigned port = skge->port;
2923         const struct sockaddr *addr = p;
2924
2925         if (!is_valid_ether_addr(addr->sa_data))
2926                 return -EADDRNOTAVAIL;
2927
2928         spin_lock_bh(&hw->phy_lock);
2929         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2930         memcpy_toio(hw->regs + B2_MAC_1 + port*8,
2931                     dev->dev_addr, ETH_ALEN);
2932         memcpy_toio(hw->regs + B2_MAC_2 + port*8,
2933                     dev->dev_addr, ETH_ALEN);
2934
2935         if (hw->chip_id == CHIP_ID_GENESIS)
2936                 xm_outaddr(hw, port, XM_SA, dev->dev_addr);
2937         else {
2938                 gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
2939                 gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
2940         }
2941         spin_unlock_bh(&hw->phy_lock);
2942
2943         return 0;
2944 }
2945
2946 static const struct {
2947         u8 id;
2948         const char *name;
2949 } skge_chips[] = {
2950         { CHIP_ID_GENESIS,      "Genesis" },
2951         { CHIP_ID_YUKON,         "Yukon" },
2952         { CHIP_ID_YUKON_LITE,    "Yukon-Lite"},
2953         { CHIP_ID_YUKON_LP,      "Yukon-LP"},
2954 };
2955
2956 static const char *skge_board_name(const struct skge_hw *hw)
2957 {
2958         int i;
2959         static char buf[16];
2960
2961         for (i = 0; i < ARRAY_SIZE(skge_chips); i++)
2962                 if (skge_chips[i].id == hw->chip_id)
2963                         return skge_chips[i].name;
2964
2965         snprintf(buf, sizeof buf, "chipid 0x%x", hw->chip_id);
2966         return buf;
2967 }
2968
2969
2970 /*
2971  * Setup the board data structure, but don't bring up
2972  * the port(s)
2973  */
2974 static int skge_reset(struct skge_hw *hw)
2975 {
2976         u32 reg;
2977         u16 ctst;
2978         u8 t8, mac_cfg, pmd_type, phy_type;
2979         int i;
2980
2981         ctst = skge_read16(hw, B0_CTST);
2982
2983         /* do a SW reset */
2984         skge_write8(hw, B0_CTST, CS_RST_SET);
2985         skge_write8(hw, B0_CTST, CS_RST_CLR);
2986
2987         /* clear PCI errors, if any */
2988         skge_pci_clear(hw);
2989
2990         skge_write8(hw, B0_CTST, CS_MRST_CLR);
2991
2992         /* restore CLK_RUN bits (for Yukon-Lite) */
2993         skge_write16(hw, B0_CTST,
2994                      ctst & (CS_CLK_RUN_HOT|CS_CLK_RUN_RST|CS_CLK_RUN_ENA));
2995
2996         hw->chip_id = skge_read8(hw, B2_CHIP_ID);
2997         phy_type = skge_read8(hw, B2_E_1) & 0xf;
2998         pmd_type = skge_read8(hw, B2_PMD_TYP);
2999         hw->copper = (pmd_type == 'T' || pmd_type == '1');
3000
3001         switch (hw->chip_id) {
3002         case CHIP_ID_GENESIS:
3003                 switch (phy_type) {
3004                 case SK_PHY_BCOM:
3005                         hw->phy_addr = PHY_ADDR_BCOM;
3006                         break;
3007                 default:
3008                         printk(KERN_ERR PFX "%s: unsupported phy type 0x%x\n",
3009                                pci_name(hw->pdev), phy_type);
3010                         return -EOPNOTSUPP;
3011                 }
3012                 break;
3013
3014         case CHIP_ID_YUKON:
3015         case CHIP_ID_YUKON_LITE:
3016         case CHIP_ID_YUKON_LP:
3017                 if (phy_type < SK_PHY_MARV_COPPER && pmd_type != 'S')
3018                         hw->copper = 1;
3019
3020                 hw->phy_addr = PHY_ADDR_MARV;
3021                 break;
3022
3023         default:
3024                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
3025                        pci_name(hw->pdev), hw->chip_id);
3026                 return -EOPNOTSUPP;
3027         }
3028
3029         mac_cfg = skge_read8(hw, B2_MAC_CFG);
3030         hw->ports = (mac_cfg & CFG_SNG_MAC) ? 1 : 2;
3031         hw->chip_rev = (mac_cfg & CFG_CHIP_R_MSK) >> 4;
3032
3033         /* read the adapters RAM size */
3034         t8 = skge_read8(hw, B2_E_0);
3035         if (hw->chip_id == CHIP_ID_GENESIS) {
3036                 if (t8 == 3) {
3037                         /* special case: 4 x 64k x 36, offset = 0x80000 */
3038                         hw->ram_size = 0x100000;
3039                         hw->ram_offset = 0x80000;
3040                 } else
3041                         hw->ram_size = t8 * 512;
3042         }
3043         else if (t8 == 0)
3044                 hw->ram_size = 0x20000;
3045         else
3046                 hw->ram_size = t8 * 4096;
3047
3048         hw->intr_mask = IS_HW_ERR | IS_EXT_REG;
3049         if (hw->chip_id == CHIP_ID_GENESIS)
3050                 genesis_init(hw);
3051         else {
3052                 /* switch power to VCC (WA for VAUX problem) */
3053                 skge_write8(hw, B0_POWER_CTRL,
3054                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
3055
3056                 /* avoid boards with stuck Hardware error bits */
3057                 if ((skge_read32(hw, B0_ISRC) & IS_HW_ERR) &&
3058                     (skge_read32(hw, B0_HWE_ISRC) & IS_IRQ_SENSOR)) {
3059                         printk(KERN_WARNING PFX "stuck hardware sensor bit\n");
3060                         hw->intr_mask &= ~IS_HW_ERR;
3061                 }
3062
3063                 /* Clear PHY COMA */
3064                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3065                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg);
3066                 reg &= ~PCI_PHY_COMA;
3067                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg);
3068                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3069
3070
3071                 for (i = 0; i < hw->ports; i++) {
3072                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3073                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3074                 }
3075         }
3076
3077         /* turn off hardware timer (unused) */
3078         skge_write8(hw, B2_TI_CTRL, TIM_STOP);
3079         skge_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3080         skge_write8(hw, B0_LED, LED_STAT_ON);
3081
3082         /* enable the Tx Arbiters */
3083         for (i = 0; i < hw->ports; i++)
3084                 skge_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3085
3086         /* Initialize ram interface */
3087         skge_write16(hw, B3_RI_CTRL, RI_RST_CLR);
3088
3089         skge_write8(hw, B3_RI_WTO_R1, SK_RI_TO_53);
3090         skge_write8(hw, B3_RI_WTO_XA1, SK_RI_TO_53);
3091         skge_write8(hw, B3_RI_WTO_XS1, SK_RI_TO_53);
3092         skge_write8(hw, B3_RI_RTO_R1, SK_RI_TO_53);
3093         skge_write8(hw, B3_RI_RTO_XA1, SK_RI_TO_53);
3094         skge_write8(hw, B3_RI_RTO_XS1, SK_RI_TO_53);
3095         skge_write8(hw, B3_RI_WTO_R2, SK_RI_TO_53);
3096         skge_write8(hw, B3_RI_WTO_XA2, SK_RI_TO_53);
3097         skge_write8(hw, B3_RI_WTO_XS2, SK_RI_TO_53);
3098         skge_write8(hw, B3_RI_RTO_R2, SK_RI_TO_53);
3099         skge_write8(hw, B3_RI_RTO_XA2, SK_RI_TO_53);
3100         skge_write8(hw, B3_RI_RTO_XS2, SK_RI_TO_53);
3101
3102         skge_write32(hw, B0_HWE_IMSK, IS_ERR_MSK);
3103
3104         /* Set interrupt moderation for Transmit only
3105          * Receive interrupts avoided by NAPI
3106          */
3107         skge_write32(hw, B2_IRQM_MSK, IS_XA1_F|IS_XA2_F);
3108         skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, 100));
3109         skge_write32(hw, B2_IRQM_CTRL, TIM_START);
3110
3111         skge_write32(hw, B0_IMSK, hw->intr_mask);
3112
3113         spin_lock_bh(&hw->phy_lock);
3114         for (i = 0; i < hw->ports; i++) {
3115                 if (hw->chip_id == CHIP_ID_GENESIS)
3116                         genesis_reset(hw, i);
3117                 else
3118                         yukon_reset(hw, i);
3119         }
3120         spin_unlock_bh(&hw->phy_lock);
3121
3122         return 0;
3123 }
3124
3125 /* Initialize network device */
3126 static struct net_device *skge_devinit(struct skge_hw *hw, int port,
3127                                        int highmem)
3128 {
3129         struct skge_port *skge;
3130         struct net_device *dev = alloc_etherdev(sizeof(*skge));
3131
3132         if (!dev) {
3133                 printk(KERN_ERR "skge etherdev alloc failed");
3134                 return NULL;
3135         }
3136
3137         SET_MODULE_OWNER(dev);
3138         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3139         dev->open = skge_up;
3140         dev->stop = skge_down;
3141         dev->do_ioctl = skge_ioctl;
3142         dev->hard_start_xmit = skge_xmit_frame;
3143         dev->get_stats = skge_get_stats;
3144         if (hw->chip_id == CHIP_ID_GENESIS)
3145                 dev->set_multicast_list = genesis_set_multicast;
3146         else
3147                 dev->set_multicast_list = yukon_set_multicast;
3148
3149         dev->set_mac_address = skge_set_mac_address;
3150         dev->change_mtu = skge_change_mtu;
3151         SET_ETHTOOL_OPS(dev, &skge_ethtool_ops);
3152         dev->tx_timeout = skge_tx_timeout;
3153         dev->watchdog_timeo = TX_WATCHDOG;
3154         dev->poll = skge_poll;
3155         dev->weight = NAPI_WEIGHT;
3156 #ifdef CONFIG_NET_POLL_CONTROLLER
3157         dev->poll_controller = skge_netpoll;
3158 #endif
3159         dev->irq = hw->pdev->irq;
3160         dev->features = NETIF_F_LLTX;
3161         if (highmem)
3162                 dev->features |= NETIF_F_HIGHDMA;
3163
3164         skge = netdev_priv(dev);
3165         skge->netdev = dev;
3166         skge->hw = hw;
3167         skge->msg_enable = netif_msg_init(debug, default_msg);
3168         skge->tx_ring.count = DEFAULT_TX_RING_SIZE;
3169         skge->rx_ring.count = DEFAULT_RX_RING_SIZE;
3170
3171         /* Auto speed and flow control */
3172         skge->autoneg = AUTONEG_ENABLE;
3173         skge->flow_control = FLOW_MODE_SYMMETRIC;
3174         skge->duplex = -1;
3175         skge->speed = -1;
3176         skge->advertising = skge_supported_modes(hw);
3177
3178         hw->dev[port] = dev;
3179
3180         skge->port = port;
3181
3182         spin_lock_init(&skge->tx_lock);
3183
3184         if (hw->chip_id != CHIP_ID_GENESIS) {
3185                 dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3186                 skge->rx_csum = 1;
3187         }
3188
3189         /* read the mac address */
3190         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port*8, ETH_ALEN);
3191         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3192
3193         /* device is off until link detection */
3194         netif_carrier_off(dev);
3195         netif_stop_queue(dev);
3196
3197         return dev;
3198 }
3199
3200 static void __devinit skge_show_addr(struct net_device *dev)
3201 {
3202         const struct skge_port *skge = netdev_priv(dev);
3203
3204         if (netif_msg_probe(skge))
3205                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3206                        dev->name,
3207                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3208                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3209 }
3210
3211 static int __devinit skge_probe(struct pci_dev *pdev,
3212                                 const struct pci_device_id *ent)
3213 {
3214         struct net_device *dev, *dev1;
3215         struct skge_hw *hw;
3216         int err, using_dac = 0;
3217
3218         if ((err = pci_enable_device(pdev))) {
3219                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3220                        pci_name(pdev));
3221                 goto err_out;
3222         }
3223
3224         if ((err = pci_request_regions(pdev, DRV_NAME))) {
3225                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3226                        pci_name(pdev));
3227                 goto err_out_disable_pdev;
3228         }
3229
3230         pci_set_master(pdev);
3231
3232         if (!(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK)))
3233                 using_dac = 1;
3234         else if (!(err = pci_set_dma_mask(pdev, DMA_32BIT_MASK))) {
3235                 printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3236                        pci_name(pdev));
3237                 goto err_out_free_regions;
3238         }
3239
3240 #ifdef __BIG_ENDIAN
3241         /* byte swap descriptors in hardware */
3242         {
3243                 u32 reg;
3244
3245                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
3246                 reg |= PCI_REV_DESC;
3247                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
3248         }
3249 #endif
3250
3251         err = -ENOMEM;
3252         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3253         if (!hw) {
3254                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3255                        pci_name(pdev));
3256                 goto err_out_free_regions;
3257         }
3258
3259         hw->pdev = pdev;
3260         spin_lock_init(&hw->phy_lock);
3261         tasklet_init(&hw->ext_tasklet, skge_extirq, (unsigned long) hw);
3262
3263         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3264         if (!hw->regs) {
3265                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3266                        pci_name(pdev));
3267                 goto err_out_free_hw;
3268         }
3269
3270         if ((err = request_irq(pdev->irq, skge_intr, SA_SHIRQ, DRV_NAME, hw))) {
3271                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3272                        pci_name(pdev), pdev->irq);
3273                 goto err_out_iounmap;
3274         }
3275         pci_set_drvdata(pdev, hw);
3276
3277         err = skge_reset(hw);
3278         if (err)
3279                 goto err_out_free_irq;
3280
3281         printk(KERN_INFO PFX DRV_VERSION " addr 0x%lx irq %d chip %s rev %d\n",
3282                pci_resource_start(pdev, 0), pdev->irq,
3283                skge_board_name(hw), hw->chip_rev);
3284
3285         if ((dev = skge_devinit(hw, 0, using_dac)) == NULL)
3286                 goto err_out_led_off;
3287
3288         if ((err = register_netdev(dev))) {
3289                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3290                        pci_name(pdev));
3291                 goto err_out_free_netdev;
3292         }
3293
3294         skge_show_addr(dev);
3295
3296         if (hw->ports > 1 && (dev1 = skge_devinit(hw, 1, using_dac))) {
3297                 if (register_netdev(dev1) == 0)
3298                         skge_show_addr(dev1);
3299                 else {
3300                         /* Failure to register second port need not be fatal */
3301                         printk(KERN_WARNING PFX "register of second port failed\n");
3302                         hw->dev[1] = NULL;
3303                         free_netdev(dev1);
3304                 }
3305         }
3306
3307         return 0;
3308
3309 err_out_free_netdev:
3310         free_netdev(dev);
3311 err_out_led_off:
3312         skge_write16(hw, B0_LED, LED_STAT_OFF);
3313 err_out_free_irq:
3314         free_irq(pdev->irq, hw);
3315 err_out_iounmap:
3316         iounmap(hw->regs);
3317 err_out_free_hw:
3318         kfree(hw);
3319 err_out_free_regions:
3320         pci_release_regions(pdev);
3321 err_out_disable_pdev:
3322         pci_disable_device(pdev);
3323         pci_set_drvdata(pdev, NULL);
3324 err_out:
3325         return err;
3326 }
3327
3328 static void __devexit skge_remove(struct pci_dev *pdev)
3329 {
3330         struct skge_hw *hw  = pci_get_drvdata(pdev);
3331         struct net_device *dev0, *dev1;
3332
3333         if (!hw)
3334                 return;
3335
3336         if ((dev1 = hw->dev[1]))
3337                 unregister_netdev(dev1);
3338         dev0 = hw->dev[0];
3339         unregister_netdev(dev0);
3340
3341         skge_write32(hw, B0_IMSK, 0);
3342         skge_write16(hw, B0_LED, LED_STAT_OFF);
3343         skge_pci_clear(hw);
3344         skge_write8(hw, B0_CTST, CS_RST_SET);
3345
3346         tasklet_kill(&hw->ext_tasklet);
3347
3348         free_irq(pdev->irq, hw);
3349         pci_release_regions(pdev);
3350         pci_disable_device(pdev);
3351         if (dev1)
3352                 free_netdev(dev1);
3353         free_netdev(dev0);
3354
3355         iounmap(hw->regs);
3356         kfree(hw);
3357         pci_set_drvdata(pdev, NULL);
3358 }
3359
3360 #ifdef CONFIG_PM
3361 static int skge_suspend(struct pci_dev *pdev, pm_message_t state)
3362 {
3363         struct skge_hw *hw  = pci_get_drvdata(pdev);
3364         int i, wol = 0;
3365
3366         for (i = 0; i < 2; i++) {
3367                 struct net_device *dev = hw->dev[i];
3368
3369                 if (dev) {
3370                         struct skge_port *skge = netdev_priv(dev);
3371                         if (netif_running(dev)) {
3372                                 netif_carrier_off(dev);
3373                                 if (skge->wol)
3374                                         netif_stop_queue(dev);
3375                                 else
3376                                         skge_down(dev);
3377                         }
3378                         netif_device_detach(dev);
3379                         wol |= skge->wol;
3380                 }
3381         }
3382
3383         pci_save_state(pdev);
3384         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
3385         pci_disable_device(pdev);
3386         pci_set_power_state(pdev, pci_choose_state(pdev, state));
3387
3388         return 0;
3389 }
3390
3391 static int skge_resume(struct pci_dev *pdev)
3392 {
3393         struct skge_hw *hw  = pci_get_drvdata(pdev);
3394         int i;
3395
3396         pci_set_power_state(pdev, PCI_D0);
3397         pci_restore_state(pdev);
3398         pci_enable_wake(pdev, PCI_D0, 0);
3399
3400         skge_reset(hw);
3401
3402         for (i = 0; i < 2; i++) {
3403                 struct net_device *dev = hw->dev[i];
3404                 if (dev) {
3405                         netif_device_attach(dev);
3406                         if (netif_running(dev))
3407                                 skge_up(dev);
3408                 }
3409         }
3410         return 0;
3411 }
3412 #endif
3413
3414 static struct pci_driver skge_driver = {
3415         .name =         DRV_NAME,
3416         .id_table =     skge_id_table,
3417         .probe =        skge_probe,
3418         .remove =       __devexit_p(skge_remove),
3419 #ifdef CONFIG_PM
3420         .suspend =      skge_suspend,
3421         .resume =       skge_resume,
3422 #endif
3423 };
3424
3425 static int __init skge_init_module(void)
3426 {
3427         return pci_module_init(&skge_driver);
3428 }
3429
3430 static void __exit skge_cleanup_module(void)
3431 {
3432         pci_unregister_driver(&skge_driver);
3433 }
3434
3435 module_init(skge_init_module);
3436 module_exit(skge_cleanup_module);