drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Copyright 2004 Red Hat, Inc.
   5  *
   6  *  The contents of this file are subject to the Open
   7  *  Software License version 1.1 that can be found at
   8  *  http://www.opensource.org/licenses/osl-1.1.txt and is included herein
   9  *  by reference.
  10  *
  11  *  Alternatively, the contents of this file may be used under the terms
  12  *  of the GNU General Public License version 2 (the "GPL") as distributed
  13  *  in the kernel source COPYING file, in which case the provisions of
  14  *  the GPL are applicable instead of the above.  If you wish to allow
  15  *  the use of your version of this file only under the terms of the
  16  *  GPL and not to allow others to use your version of this file under
  17  *  the OSL, indicate your decision by deleting the provisions above and
  18  *  replace them with the notice and other provisions required by the GPL.
  19  *  If you do not delete the provisions above, a recipient may use your
  20  *  version of this file under either the OSL or the GPL.
  21  *
  22  * Version 1.0 of the AHCI specification:
  23  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  24  *
  25  */
  26
  27 #include <linux/kernel.h>
  28 #include <linux/module.h>
  29 #include <linux/pci.h>
  30 #include <linux/init.h>
  31 #include <linux/blkdev.h>
  32 #include <linux/delay.h>
  33 #include <linux/interrupt.h>
  34 #include <linux/sched.h>
  35 #include "scsi.h"
  36 #include <scsi/scsi_host.h>
  37 #include <linux/libata.h>
  38 #include <asm/io.h>
  39
  40 #define DRV_NAME        "ahci"
  41 #define DRV_VERSION     "1.00"
  42
  43
  44 enum {
  45         AHCI_PCI_BAR            = 5,
  46         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  47         AHCI_DMA_BOUNDARY       = 0xffffffff,
  48         AHCI_USE_CLUSTERING     = 0,
  49         AHCI_CMD_SLOT_SZ        = 32 * 32,
  50         AHCI_RX_FIS_SZ          = 256,
  51         AHCI_CMD_TBL_HDR        = 0x80,
  52         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
  53         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
  54                                   AHCI_RX_FIS_SZ,
  55         AHCI_IRQ_ON_SG          = (1 << 31),
  56         AHCI_CMD_ATAPI          = (1 << 5),
  57         AHCI_CMD_WRITE          = (1 << 6),
  58
  59         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  60
  61         board_ahci              = 0,
  62
  63         /* global controller registers */
  64         HOST_CAP                = 0x00, /* host capabilities */
  65         HOST_CTL                = 0x04, /* global host control */
  66         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  67         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  68         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  69
  70         /* HOST_CTL bits */
  71         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  72         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  73         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  74
  75         /* HOST_CAP bits */
  76         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  77
  78         /* registers for each SATA port */
  79         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
  80         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
  81         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
  82         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
  83         PORT_IRQ_STAT           = 0x10, /* interrupt status */
  84         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
  85         PORT_CMD                = 0x18, /* port command */
  86         PORT_TFDATA             = 0x20, /* taskfile data */
  87         PORT_SIG                = 0x24, /* device TF signature */
  88         PORT_CMD_ISSUE          = 0x38, /* command issue */
  89         PORT_SCR                = 0x28, /* SATA phy register block */
  90         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
  91         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
  92         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
  93         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
  94
  95         /* PORT_IRQ_{STAT,MASK} bits */
  96         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
  97         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
  98         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
  99         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 100         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 101         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 102         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 103         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 104
 105         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 106         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 107         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 108         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 109         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 110         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 111         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 112         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 113         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 114
 115         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
 116                                   PORT_IRQ_HBUS_ERR |
 117                                   PORT_IRQ_HBUS_DATA_ERR |
 118                                   PORT_IRQ_IF_ERR,
 119         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
 120                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
 121                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
 122                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
 123                                   PORT_IRQ_D2H_REG_FIS,
 124
 125         /* PORT_CMD bits */
 126         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 127         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 128         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 129         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 130         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 131         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 132
 133         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 134         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 135         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 136 };
 137
 138 struct ahci_cmd_hdr {
 139         u32                     opts;
 140         u32                     status;
 141         u32                     tbl_addr;
 142         u32                     tbl_addr_hi;
 143         u32                     reserved[4];
 144 };
 145
 146 struct ahci_sg {
 147         u32                     addr;
 148         u32                     addr_hi;
 149         u32                     reserved;
 150         u32                     flags_size;
 151 };
 152
 153 struct ahci_host_priv {
 154         unsigned long           flags;
 155         unsigned int            have_msi; /* is PCI MSI enabled? */
 156         u32                     cap;    /* cache of HOST_CAP register */
 157         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 158 };
 159
 160 struct ahci_port_priv {
 161         struct ahci_cmd_hdr     *cmd_slot;
 162         dma_addr_t              cmd_slot_dma;
 163         void                    *cmd_tbl;
 164         dma_addr_t              cmd_tbl_dma;
 165         struct ahci_sg          *cmd_tbl_sg;
 166         void                    *rx_fis;
 167         dma_addr_t              rx_fis_dma;
 168 };
 169
 170 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 171 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 172 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 173 static int ahci_qc_issue(struct ata_queued_cmd *qc);
 174 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 175 static void ahci_phy_reset(struct ata_port *ap);
 176 static void ahci_irq_clear(struct ata_port *ap);
 177 static void ahci_eng_timeout(struct ata_port *ap);
 178 static int ahci_port_start(struct ata_port *ap);
 179 static void ahci_port_stop(struct ata_port *ap);
 180 static void ahci_host_stop(struct ata_host_set *host_set);
 181 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 182 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 183 static u8 ahci_check_status(struct ata_port *ap);
 184 static u8 ahci_check_err(struct ata_port *ap);
 185 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
 186 static void ahci_remove_one (struct pci_dev *pdev);
 187
 188 static Scsi_Host_Template ahci_sht = {
 189         .module                 = THIS_MODULE,
 190         .name                   = DRV_NAME,
 191         .ioctl                  = ata_scsi_ioctl,
 192         .queuecommand           = ata_scsi_queuecmd,
 193         .eh_strategy_handler    = ata_scsi_error,
 194         .can_queue              = ATA_DEF_QUEUE,
 195         .this_id                = ATA_SHT_THIS_ID,
 196         .sg_tablesize           = AHCI_MAX_SG,
 197         .max_sectors            = ATA_MAX_SECTORS,
 198         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 199         .emulated               = ATA_SHT_EMULATED,
 200         .use_clustering         = AHCI_USE_CLUSTERING,
 201         .proc_name              = DRV_NAME,
 202         .dma_boundary           = AHCI_DMA_BOUNDARY,
 203         .slave_configure        = ata_scsi_slave_config,
 204         .bios_param             = ata_std_bios_param,
 205         .ordered_flush          = 1,
 206 };
 207
 208 static struct ata_port_operations ahci_ops = {
 209         .port_disable           = ata_port_disable,
 210
 211         .check_status           = ahci_check_status,
 212         .check_altstatus        = ahci_check_status,
 213         .check_err              = ahci_check_err,
 214         .dev_select             = ata_noop_dev_select,
 215
 216         .tf_read                = ahci_tf_read,
 217
 218         .phy_reset              = ahci_phy_reset,
 219
 220         .qc_prep                = ahci_qc_prep,
 221         .qc_issue               = ahci_qc_issue,
 222
 223         .eng_timeout            = ahci_eng_timeout,
 224
 225         .irq_handler            = ahci_interrupt,
 226         .irq_clear              = ahci_irq_clear,
 227
 228         .scr_read               = ahci_scr_read,
 229         .scr_write              = ahci_scr_write,
 230
 231         .port_start             = ahci_port_start,
 232         .port_stop              = ahci_port_stop,
 233         .host_stop              = ahci_host_stop,
 234 };
 235
 236 static struct ata_port_info ahci_port_info[] = {
 237         /* board_ahci */
 238         {
 239                 .sht            = &ahci_sht,
 240                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 241                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
 242                                   ATA_FLAG_PIO_DMA,
 243                 .pio_mask       = 0x03, /* pio3-4 */
 244                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 245                 .port_ops       = &ahci_ops,
 246         },
 247 };
 248
 249 static struct pci_device_id ahci_pci_tbl[] = {
 250         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 251           board_ahci }, /* ICH6 */
 252         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 253           board_ahci }, /* ICH6M */
 254         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 255           board_ahci }, /* ICH7 */
 256         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 257           board_ahci }, /* ICH7M */
 258         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 259           board_ahci }, /* ICH7R */
 260         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 261           board_ahci }, /* ULi M5288 */
 262         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 263           board_ahci }, /* ESB2 */
 264         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 265           board_ahci }, /* ESB2 */
 266         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 267           board_ahci }, /* ESB2 */
 268         { }     /* terminate list */
 269 };
 270
 271
 272 static struct pci_driver ahci_pci_driver = {
 273         .name                   = DRV_NAME,
 274         .id_table               = ahci_pci_tbl,
 275         .probe                  = ahci_init_one,
 276         .remove                 = ahci_remove_one,
 277 };
 278
 279
 280 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 281 {
 282         return base + 0x100 + (port * 0x80);
 283 }
 284
 285 static inline void *ahci_port_base (void *base, unsigned int port)
 286 {
 287         return (void *) ahci_port_base_ul((unsigned long)base, port);
 288 }
 289
 290 static void ahci_host_stop(struct ata_host_set *host_set)
 291 {
 292         struct ahci_host_priv *hpriv = host_set->private_data;
 293         kfree(hpriv);
 294 }
 295
 296 static int ahci_port_start(struct ata_port *ap)
 297 {
 298         struct device *dev = ap->host_set->dev;
 299         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 300         struct ahci_port_priv *pp;
 301         int rc;
 302         void *mem, *mmio = ap->host_set->mmio_base;
 303         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 304         dma_addr_t mem_dma;
 305
 306         rc = ata_port_start(ap);
 307         if (rc)
 308                 return rc;
 309
 310         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 311         if (!pp) {
 312                 rc = -ENOMEM;
 313                 goto err_out;
 314         }
 315         memset(pp, 0, sizeof(*pp));
 316
 317         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 318         if (!mem) {
 319                 rc = -ENOMEM;
 320                 goto err_out_kfree;
 321         }
 322         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 323
 324         /*
 325          * First item in chunk of DMA memory: 32-slot command table,
 326          * 32 bytes each in size
 327          */
 328         pp->cmd_slot = mem;
 329         pp->cmd_slot_dma = mem_dma;
 330
 331         mem += AHCI_CMD_SLOT_SZ;
 332         mem_dma += AHCI_CMD_SLOT_SZ;
 333
 334         /*
 335          * Second item: Received-FIS area
 336          */
 337         pp->rx_fis = mem;
 338         pp->rx_fis_dma = mem_dma;
 339
 340         mem += AHCI_RX_FIS_SZ;
 341         mem_dma += AHCI_RX_FIS_SZ;
 342
 343         /*
 344          * Third item: data area for storing a single command
 345          * and its scatter-gather table
 346          */
 347         pp->cmd_tbl = mem;
 348         pp->cmd_tbl_dma = mem_dma;
 349
 350         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
 351
 352         ap->private_data = pp;
 353
 354         if (hpriv->cap & HOST_CAP_64)
 355                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 356         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 357         readl(port_mmio + PORT_LST_ADDR); /* flush */
 358
 359         if (hpriv->cap & HOST_CAP_64)
 360                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 361         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 362         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 363
 364         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 365                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 366                PORT_CMD_START, port_mmio + PORT_CMD);
 367         readl(port_mmio + PORT_CMD); /* flush */
 368
 369         return 0;
 370
 371 err_out_kfree:
 372         kfree(pp);
 373 err_out:
 374         ata_port_stop(ap);
 375         return rc;
 376 }
 377
 378
 379 static void ahci_port_stop(struct ata_port *ap)
 380 {
 381         struct device *dev = ap->host_set->dev;
 382         struct ahci_port_priv *pp = ap->private_data;
 383         void *mmio = ap->host_set->mmio_base;
 384         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 385         u32 tmp;
 386
 387         tmp = readl(port_mmio + PORT_CMD);
 388         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 389         writel(tmp, port_mmio + PORT_CMD);
 390         readl(port_mmio + PORT_CMD); /* flush */
 391
 392         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 393          * this is slightly incorrect.
 394          */
 395         msleep(500);
 396
 397         ap->private_data = NULL;
 398         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 399                           pp->cmd_slot, pp->cmd_slot_dma);
 400         kfree(pp);
 401         ata_port_stop(ap);
 402 }
 403
 404 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 405 {
 406         unsigned int sc_reg;
 407
 408         switch (sc_reg_in) {
 409         case SCR_STATUS:        sc_reg = 0; break;
 410         case SCR_CONTROL:       sc_reg = 1; break;
 411         case SCR_ERROR:         sc_reg = 2; break;
 412         case SCR_ACTIVE:        sc_reg = 3; break;
 413         default:
 414                 return 0xffffffffU;
 415         }
 416
 417         return readl((void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 418 }
 419
 420
 421 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 422                                u32 val)
 423 {
 424         unsigned int sc_reg;
 425
 426         switch (sc_reg_in) {
 427         case SCR_STATUS:        sc_reg = 0; break;
 428         case SCR_CONTROL:       sc_reg = 1; break;
 429         case SCR_ERROR:         sc_reg = 2; break;
 430         case SCR_ACTIVE:        sc_reg = 3; break;
 431         default:
 432                 return;
 433         }
 434
 435         writel(val, (void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 436 }
 437
 438 static void ahci_phy_reset(struct ata_port *ap)
 439 {
 440         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 441         struct ata_taskfile tf;
 442         struct ata_device *dev = &ap->device[0];
 443         u32 tmp;
 444
 445         __sata_phy_reset(ap);
 446
 447         if (ap->flags & ATA_FLAG_PORT_DISABLED)
 448                 return;
 449
 450         tmp = readl(port_mmio + PORT_SIG);
 451         tf.lbah         = (tmp >> 24)   & 0xff;
 452         tf.lbam         = (tmp >> 16)   & 0xff;
 453         tf.lbal         = (tmp >> 8)    & 0xff;
 454         tf.nsect        = (tmp)         & 0xff;
 455
 456         dev->class = ata_dev_classify(&tf);
 457         if (!ata_dev_present(dev))
 458                 ata_port_disable(ap);
 459 }
 460
 461 static u8 ahci_check_status(struct ata_port *ap)
 462 {
 463         void *mmio = (void *) ap->ioaddr.cmd_addr;
 464
 465         return readl(mmio + PORT_TFDATA) & 0xFF;
 466 }
 467
 468 static u8 ahci_check_err(struct ata_port *ap)
 469 {
 470         void *mmio = (void *) ap->ioaddr.cmd_addr;
 471
 472         return (readl(mmio + PORT_TFDATA) >> 8) & 0xFF;
 473 }
 474
 475 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 476 {
 477         struct ahci_port_priv *pp = ap->private_data;
 478         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 479
 480         ata_tf_from_fis(d2h_fis, tf);
 481 }
 482
 483 static void ahci_fill_sg(struct ata_queued_cmd *qc)
 484 {
 485         struct ahci_port_priv *pp = qc->ap->private_data;
 486         unsigned int i;
 487
 488         VPRINTK("ENTER\n");
 489
 490         /*
 491          * Next, the S/G list.
 492          */
 493         for (i = 0; i < qc->n_elem; i++) {
 494                 u32 sg_len;
 495                 dma_addr_t addr;
 496
 497                 addr = sg_dma_address(&qc->sg[i]);
 498                 sg_len = sg_dma_len(&qc->sg[i]);
 499
 500                 pp->cmd_tbl_sg[i].addr = cpu_to_le32(addr & 0xffffffff);
 501                 pp->cmd_tbl_sg[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
 502                 pp->cmd_tbl_sg[i].flags_size = cpu_to_le32(sg_len - 1);
 503         }
 504 }
 505
 506 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 507 {
 508         struct ahci_port_priv *pp = qc->ap->private_data;
 509         u32 opts;
 510         const u32 cmd_fis_len = 5; /* five dwords */
 511
 512         /*
 513          * Fill in command slot information (currently only one slot,
 514          * slot 0, is currently since we don't do queueing)
 515          */
 516
 517         opts = (qc->n_elem << 16) | cmd_fis_len;
 518         if (qc->tf.flags & ATA_TFLAG_WRITE)
 519                 opts |= AHCI_CMD_WRITE;
 520
 521         switch (qc->tf.protocol) {
 522         case ATA_PROT_ATAPI:
 523         case ATA_PROT_ATAPI_NODATA:
 524         case ATA_PROT_ATAPI_DMA:
 525                 opts |= AHCI_CMD_ATAPI;
 526                 break;
 527
 528         default:
 529                 /* do nothing */
 530                 break;
 531         }
 532
 533         pp->cmd_slot[0].opts = cpu_to_le32(opts);
 534         pp->cmd_slot[0].status = 0;
 535         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
 536         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
 537
 538         /*
 539          * Fill in command table information.  First, the header,
 540          * a SATA Register - Host to Device command FIS.
 541          */
 542         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
 543
 544         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
 545                 return;
 546
 547         ahci_fill_sg(qc);
 548 }
 549
 550 static void ahci_intr_error(struct ata_port *ap, u32 irq_stat)
 551 {
 552         void *mmio = ap->host_set->mmio_base;
 553         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 554         u32 tmp;
 555         int work;
 556
 557         /* stop DMA */
 558         tmp = readl(port_mmio + PORT_CMD);
 559         tmp &= ~PORT_CMD_START;
 560         writel(tmp, port_mmio + PORT_CMD);
 561
 562         /* wait for engine to stop.  TODO: this could be
 563          * as long as 500 msec
 564          */
 565         work = 1000;
 566         while (work-- > 0) {
 567                 tmp = readl(port_mmio + PORT_CMD);
 568                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 569                         break;
 570                 udelay(10);
 571         }
 572
 573         /* clear SATA phy error, if any */
 574         tmp = readl(port_mmio + PORT_SCR_ERR);
 575         writel(tmp, port_mmio + PORT_SCR_ERR);
 576
 577         /* if DRQ/BSY is set, device needs to be reset.
 578          * if so, issue COMRESET
 579          */
 580         tmp = readl(port_mmio + PORT_TFDATA);
 581         if (tmp & (ATA_BUSY | ATA_DRQ)) {
 582                 writel(0x301, port_mmio + PORT_SCR_CTL);
 583                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 584                 udelay(10);
 585                 writel(0x300, port_mmio + PORT_SCR_CTL);
 586                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 587         }
 588
 589         /* re-start DMA */
 590         tmp = readl(port_mmio + PORT_CMD);
 591         tmp |= PORT_CMD_START;
 592         writel(tmp, port_mmio + PORT_CMD);
 593         readl(port_mmio + PORT_CMD); /* flush */
 594
 595         printk(KERN_WARNING "ata%u: error occurred, port reset\n", ap->id);
 596 }
 597
 598 static void ahci_eng_timeout(struct ata_port *ap)
 599 {
 600         void *mmio = ap->host_set->mmio_base;
 601         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 602         struct ata_queued_cmd *qc;
 603
 604         DPRINTK("ENTER\n");
 605
 606         ahci_intr_error(ap, readl(port_mmio + PORT_IRQ_STAT));
 607
 608         qc = ata_qc_from_tag(ap, ap->active_tag);
 609         if (!qc) {
 610                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
 611                        ap->id);
 612         } else {
 613                 /* hack alert!  We cannot use the supplied completion
 614                  * function from inside the ->eh_strategy_handler() thread.
 615                  * libata is the only user of ->eh_strategy_handler() in
 616                  * any kernel, so the default scsi_done() assumes it is
 617                  * not being called from the SCSI EH.
 618                  */
 619                 qc->scsidone = scsi_finish_command;
 620                 ata_qc_complete(qc, ATA_ERR);
 621         }
 622
 623 }
 624
 625 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
 626 {
 627         void *mmio = ap->host_set->mmio_base;
 628         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 629         u32 status, serr, ci;
 630
 631         serr = readl(port_mmio + PORT_SCR_ERR);
 632         writel(serr, port_mmio + PORT_SCR_ERR);
 633
 634         status = readl(port_mmio + PORT_IRQ_STAT);
 635         writel(status, port_mmio + PORT_IRQ_STAT);
 636
 637         ci = readl(port_mmio + PORT_CMD_ISSUE);
 638         if (likely((ci & 0x1) == 0)) {
 639                 if (qc) {
 640                         ata_qc_complete(qc, 0);
 641                         qc = NULL;
 642                 }
 643         }
 644
 645         if (status & PORT_IRQ_FATAL) {
 646                 ahci_intr_error(ap, status);
 647                 if (qc)
 648                         ata_qc_complete(qc, ATA_ERR);
 649         }
 650
 651         return 1;
 652 }
 653
 654 static void ahci_irq_clear(struct ata_port *ap)
 655 {
 656         /* TODO */
 657 }
 658
 659 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
 660 {
 661         struct ata_host_set *host_set = dev_instance;
 662         struct ahci_host_priv *hpriv;
 663         unsigned int i, handled = 0;
 664         void *mmio;
 665         u32 irq_stat, irq_ack = 0;
 666
 667         VPRINTK("ENTER\n");
 668
 669         hpriv = host_set->private_data;
 670         mmio = host_set->mmio_base;
 671
 672         /* sigh.  0xffffffff is a valid return from h/w */
 673         irq_stat = readl(mmio + HOST_IRQ_STAT);
 674         irq_stat &= hpriv->port_map;
 675         if (!irq_stat)
 676                 return IRQ_NONE;
 677
 678         spin_lock(&host_set->lock);
 679
 680         for (i = 0; i < host_set->n_ports; i++) {
 681                 struct ata_port *ap;
 682                 u32 tmp;
 683
 684                 VPRINTK("port %u\n", i);
 685                 ap = host_set->ports[i];
 686                 tmp = irq_stat & (1 << i);
 687                 if (tmp && ap) {
 688                         struct ata_queued_cmd *qc;
 689                         qc = ata_qc_from_tag(ap, ap->active_tag);
 690                         if (ahci_host_intr(ap, qc))
 691                                 irq_ack |= (1 << i);
 692                 }
 693         }
 694
 695         if (irq_ack) {
 696                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 697                 handled = 1;
 698         }
 699
 700         spin_unlock(&host_set->lock);
 701
 702         VPRINTK("EXIT\n");
 703
 704         return IRQ_RETVAL(handled);
 705 }
 706
 707 static int ahci_qc_issue(struct ata_queued_cmd *qc)
 708 {
 709         struct ata_port *ap = qc->ap;
 710         void *port_mmio = (void *) ap->ioaddr.cmd_addr;
 711
 712         writel(1, port_mmio + PORT_SCR_ACT);
 713         readl(port_mmio + PORT_SCR_ACT);        /* flush */
 714
 715         writel(1, port_mmio + PORT_CMD_ISSUE);
 716         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 717
 718         return 0;
 719 }
 720
 721 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
 722                             unsigned int port_idx)
 723 {
 724         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
 725         base = ahci_port_base_ul(base, port_idx);
 726         VPRINTK("base now==0x%lx\n", base);
 727
 728         port->cmd_addr          = base;
 729         port->scr_addr          = base + PORT_SCR;
 730
 731         VPRINTK("EXIT\n");
 732 }
 733
 734 static int ahci_host_init(struct ata_probe_ent *probe_ent)
 735 {
 736         struct ahci_host_priv *hpriv = probe_ent->private_data;
 737         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 738         void __iomem *mmio = probe_ent->mmio_base;
 739         u32 tmp, cap_save;
 740         u16 tmp16;
 741         unsigned int i, j, using_dac;
 742         int rc;
 743         void __iomem *port_mmio;
 744
 745         cap_save = readl(mmio + HOST_CAP);
 746         cap_save &= ( (1<<28) | (1<<17) );
 747         cap_save |= (1 << 27);
 748
 749         /* global controller reset */
 750         tmp = readl(mmio + HOST_CTL);
 751         if ((tmp & HOST_RESET) == 0) {
 752                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 753                 readl(mmio + HOST_CTL); /* flush */
 754         }
 755
 756         /* reset must complete within 1 second, or
 757          * the hardware should be considered fried.
 758          */
 759         ssleep(1);
 760
 761         tmp = readl(mmio + HOST_CTL);
 762         if (tmp & HOST_RESET) {
 763                 printk(KERN_ERR DRV_NAME "(%s): controller reset failed (0x%x)\n",
 764                         pci_name(pdev), tmp);
 765                 return -EIO;
 766         }
 767
 768         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 769         (void) readl(mmio + HOST_CTL);  /* flush */
 770         writel(cap_save, mmio + HOST_CAP);
 771         writel(0xf, mmio + HOST_PORTS_IMPL);
 772         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 773
 774         pci_read_config_word(pdev, 0x92, &tmp16);
 775         tmp16 |= 0xf;
 776         pci_write_config_word(pdev, 0x92, tmp16);
 777
 778         hpriv->cap = readl(mmio + HOST_CAP);
 779         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
 780         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
 781
 782         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
 783                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
 784
 785         using_dac = hpriv->cap & HOST_CAP_64;
 786         if (using_dac &&
 787             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
 788                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
 789                 if (rc) {
 790                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 791                         if (rc) {
 792                                 printk(KERN_ERR DRV_NAME "(%s): 64-bit DMA enable failed\n",
 793                                         pci_name(pdev));
 794                                 return rc;
 795                         }
 796                 }
 797
 798                 hpriv->flags |= HOST_CAP_64;
 799         } else {
 800                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
 801                 if (rc) {
 802                         printk(KERN_ERR DRV_NAME "(%s): 32-bit DMA enable failed\n",
 803                                 pci_name(pdev));
 804                         return rc;
 805                 }
 806                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 807                 if (rc) {
 808                         printk(KERN_ERR DRV_NAME "(%s): 32-bit consistent DMA enable failed\n",
 809                                 pci_name(pdev));
 810                         return rc;
 811                 }
 812         }
 813
 814         for (i = 0; i < probe_ent->n_ports; i++) {
 815 #if 0 /* BIOSen initialize this incorrectly */
 816                 if (!(hpriv->port_map & (1 << i)))
 817                         continue;
 818 #endif
 819
 820                 port_mmio = ahci_port_base(mmio, i);
 821                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
 822
 823                 ahci_setup_port(&probe_ent->port[i],
 824                                 (unsigned long) mmio, i);
 825
 826                 /* make sure port is not active */
 827                 tmp = readl(port_mmio + PORT_CMD);
 828                 VPRINTK("PORT_CMD 0x%x\n", tmp);
 829                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 830                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
 831                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 832                                  PORT_CMD_FIS_RX | PORT_CMD_START);
 833                         writel(tmp, port_mmio + PORT_CMD);
 834                         readl(port_mmio + PORT_CMD); /* flush */
 835
 836                         /* spec says 500 msecs for each bit, so
 837                          * this is slightly incorrect.
 838                          */
 839                         msleep(500);
 840                 }
 841
 842                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
 843
 844                 j = 0;
 845                 while (j < 100) {
 846                         msleep(10);
 847                         tmp = readl(port_mmio + PORT_SCR_STAT);
 848                         if ((tmp & 0xf) == 0x3)
 849                                 break;
 850                         j++;
 851                 }
 852
 853                 tmp = readl(port_mmio + PORT_SCR_ERR);
 854                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 855                 writel(tmp, port_mmio + PORT_SCR_ERR);
 856
 857                 /* ack any pending irq events for this port */
 858                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 859                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 860                 if (tmp)
 861                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 862
 863                 writel(1 << i, mmio + HOST_IRQ_STAT);
 864
 865                 /* set irq mask (enables interrupts) */
 866                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 867         }
 868
 869         tmp = readl(mmio + HOST_CTL);
 870         VPRINTK("HOST_CTL 0x%x\n", tmp);
 871         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 872         tmp = readl(mmio + HOST_CTL);
 873         VPRINTK("HOST_CTL 0x%x\n", tmp);
 874
 875         pci_set_master(pdev);
 876
 877         return 0;
 878 }
 879
 880 /* move to PCI layer, integrate w/ MSI stuff */
 881 static void pci_intx(struct pci_dev *pdev, int enable)
 882 {
 883         u16 pci_command, new;
 884
 885         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
 886
 887         if (enable)
 888                 new = pci_command & ~PCI_COMMAND_INTX_DISABLE;
 889         else
 890                 new = pci_command | PCI_COMMAND_INTX_DISABLE;
 891
 892         if (new != pci_command)
 893                 pci_write_config_word(pdev, PCI_COMMAND, pci_command);
 894 }
 895
 896 static void ahci_print_info(struct ata_probe_ent *probe_ent)
 897 {
 898         struct ahci_host_priv *hpriv = probe_ent->private_data;
 899         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 900         void *mmio = probe_ent->mmio_base;
 901         u32 vers, cap, impl, speed;
 902         const char *speed_s;
 903         u16 cc;
 904         const char *scc_s;
 905
 906         vers = readl(mmio + HOST_VERSION);
 907         cap = hpriv->cap;
 908         impl = hpriv->port_map;
 909
 910         speed = (cap >> 20) & 0xf;
 911         if (speed == 1)
 912                 speed_s = "1.5";
 913         else if (speed == 2)
 914                 speed_s = "3";
 915         else
 916                 speed_s = "?";
 917
 918         pci_read_config_word(pdev, 0x0a, &cc);
 919         if (cc == 0x0101)
 920                 scc_s = "IDE";
 921         else if (cc == 0x0106)
 922                 scc_s = "SATA";
 923         else if (cc == 0x0104)
 924                 scc_s = "RAID";
 925         else
 926                 scc_s = "unknown";
 927
 928         printk(KERN_INFO DRV_NAME "(%s) AHCI %02x%02x.%02x%02x "
 929                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
 930                 ,
 931                 pci_name(pdev),
 932
 933                 (vers >> 24) & 0xff,
 934                 (vers >> 16) & 0xff,
 935                 (vers >> 8) & 0xff,
 936                 vers & 0xff,
 937
 938                 ((cap >> 8) & 0x1f) + 1,
 939                 (cap & 0x1f) + 1,
 940                 speed_s,
 941                 impl,
 942                 scc_s);
 943
 944         printk(KERN_INFO DRV_NAME "(%s) flags: "
 945                 "%s%s%s%s%s%s"
 946                 "%s%s%s%s%s%s%s\n"
 947                 ,
 948                 pci_name(pdev),
 949
 950                 cap & (1 << 31) ? "64bit " : "",
 951                 cap & (1 << 30) ? "ncq " : "",
 952                 cap & (1 << 28) ? "ilck " : "",
 953                 cap & (1 << 27) ? "stag " : "",
 954                 cap & (1 << 26) ? "pm " : "",
 955                 cap & (1 << 25) ? "led " : "",
 956
 957                 cap & (1 << 24) ? "clo " : "",
 958                 cap & (1 << 19) ? "nz " : "",
 959                 cap & (1 << 18) ? "only " : "",
 960                 cap & (1 << 17) ? "pmp " : "",
 961                 cap & (1 << 15) ? "pio " : "",
 962                 cap & (1 << 14) ? "slum " : "",
 963                 cap & (1 << 13) ? "part " : ""
 964                 );
 965 }
 966
 967 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
 968 {
 969         static int printed_version;
 970         struct ata_probe_ent *probe_ent = NULL;
 971         struct ahci_host_priv *hpriv;
 972         unsigned long base;
 973         void *mmio_base;
 974         unsigned int board_idx = (unsigned int) ent->driver_data;
 975         int have_msi, pci_dev_busy = 0;
 976         int rc;
 977
 978         VPRINTK("ENTER\n");
 979
 980         if (!printed_version++)
 981                 printk(KERN_DEBUG DRV_NAME " version " DRV_VERSION "\n");
 982
 983         rc = pci_enable_device(pdev);
 984         if (rc)
 985                 return rc;
 986
 987         rc = pci_request_regions(pdev, DRV_NAME);
 988         if (rc) {
 989                 pci_dev_busy = 1;
 990                 goto err_out;
 991         }
 992
 993         if (pci_enable_msi(pdev) == 0)
 994                 have_msi = 1;
 995         else {
 996                 pci_intx(pdev, 1);
 997                 have_msi = 0;
 998         }
 999
1000         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1001         if (probe_ent == NULL) {
1002                 rc = -ENOMEM;
1003                 goto err_out_msi;
1004         }
1005
1006         memset(probe_ent, 0, sizeof(*probe_ent));
1007         probe_ent->dev = pci_dev_to_dev(pdev);
1008         INIT_LIST_HEAD(&probe_ent->node);
1009
1010         mmio_base = ioremap(pci_resource_start(pdev, AHCI_PCI_BAR),
1011                             pci_resource_len(pdev, AHCI_PCI_BAR));
1012         if (mmio_base == NULL) {
1013                 rc = -ENOMEM;
1014                 goto err_out_free_ent;
1015         }
1016         base = (unsigned long) mmio_base;
1017
1018         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1019         if (!hpriv) {
1020                 rc = -ENOMEM;
1021                 goto err_out_iounmap;
1022         }
1023         memset(hpriv, 0, sizeof(*hpriv));
1024
1025         probe_ent->sht          = ahci_port_info[board_idx].sht;
1026         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1027         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1028         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1029         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1030
1031         probe_ent->irq = pdev->irq;
1032         probe_ent->irq_flags = SA_SHIRQ;
1033         probe_ent->mmio_base = mmio_base;
1034         probe_ent->private_data = hpriv;
1035
1036         hpriv->have_msi = have_msi;
1037
1038         /* initialize adapter */
1039         rc = ahci_host_init(probe_ent);
1040         if (rc)
1041                 goto err_out_hpriv;
1042
1043         ahci_print_info(probe_ent);
1044
1045         /* FIXME: check ata_device_add return value */
1046         ata_device_add(probe_ent);
1047         kfree(probe_ent);
1048
1049         return 0;
1050
1051 err_out_hpriv:
1052         kfree(hpriv);
1053 err_out_iounmap:
1054         iounmap(mmio_base);
1055 err_out_free_ent:
1056         kfree(probe_ent);
1057 err_out_msi:
1058         if (have_msi)
1059                 pci_disable_msi(pdev);
1060         else
1061                 pci_intx(pdev, 0);
1062         pci_release_regions(pdev);
1063 err_out:
1064         if (!pci_dev_busy)
1065                 pci_disable_device(pdev);
1066         return rc;
1067 }
1068
1069 static void ahci_remove_one (struct pci_dev *pdev)
1070 {
1071         struct device *dev = pci_dev_to_dev(pdev);
1072         struct ata_host_set *host_set = dev_get_drvdata(dev);
1073         struct ahci_host_priv *hpriv = host_set->private_data;
1074         struct ata_port *ap;
1075         unsigned int i;
1076         int have_msi;
1077
1078         for (i = 0; i < host_set->n_ports; i++) {
1079                 ap = host_set->ports[i];
1080
1081                 scsi_remove_host(ap->host);
1082         }
1083
1084         have_msi = hpriv->have_msi;
1085         free_irq(host_set->irq, host_set);
1086         host_set->ops->host_stop(host_set);
1087         iounmap(host_set->mmio_base);
1088
1089         for (i = 0; i < host_set->n_ports; i++) {
1090                 ap = host_set->ports[i];
1091
1092                 ata_scsi_release(ap->host);
1093                 scsi_host_put(ap->host);
1094         }
1095
1096         if (have_msi)
1097                 pci_disable_msi(pdev);
1098         else
1099                 pci_intx(pdev, 0);
1100         pci_release_regions(pdev);
1101         kfree(host_set);
1102         pci_disable_device(pdev);
1103         dev_set_drvdata(dev, NULL);
1104 }
1105
1106 static int __init ahci_init(void)
1107 {
1108         return pci_module_init(&ahci_pci_driver);
1109 }
1110
1111
1112 static void __exit ahci_exit(void)
1113 {
1114         pci_unregister_driver(&ahci_pci_driver);
1115 }
1116
1117
1118 MODULE_AUTHOR("Jeff Garzik");
1119 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1120 MODULE_LICENSE("GPL");
1121 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1122
1123 module_init(ahci_init);
1124 module_exit(ahci_exit);