drivers/scsi/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2005: EMC Corporation, all rights reserved.
   5  *
   6  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; version 2 of the License.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  20  *
  21  */
  22
  23 #include <linux/kernel.h>
  24 #include <linux/module.h>
  25 #include <linux/pci.h>
  26 #include <linux/init.h>
  27 #include <linux/blkdev.h>
  28 #include <linux/delay.h>
  29 #include <linux/interrupt.h>
  30 #include <linux/sched.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/device.h>
  33 #include <scsi/scsi_host.h>
  34 #include <scsi/scsi_cmnd.h>
  35 #include <linux/libata.h>
  36 #include <asm/io.h>
  37
  38 #define DRV_NAME        "sata_mv"
  39 #define DRV_VERSION     "0.25"
  40
  41 enum {
  42         /* BAR's are enumerated in terms of pci_resource_start() terms */
  43         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  44         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  45         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  46
  47         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  48         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  49
  50         MV_PCI_REG_BASE         = 0,
  51         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
  52         MV_SATAHC0_REG_BASE     = 0x20000,
  53         MV_FLASH_CTL            = 0x1046c,
  54         MV_GPIO_PORT_CTL        = 0x104f0,
  55         MV_RESET_CFG            = 0x180d8,
  56
  57         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
  58         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
  59         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
  60         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
  61
  62         MV_USE_Q_DEPTH          = ATA_DEF_QUEUE,
  63
  64         MV_MAX_Q_DEPTH          = 32,
  65         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
  66
  67         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
  68          * CRPB needs alignment on a 256B boundary. Size == 256B
  69          * SG count of 176 leads to MV_PORT_PRIV_DMA_SZ == 4KB
  70          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
  71          */
  72         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
  73         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
  74         MV_MAX_SG_CT            = 176,
  75         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
  76         MV_PORT_PRIV_DMA_SZ     = (MV_CRQB_Q_SZ + MV_CRPB_Q_SZ + MV_SG_TBL_SZ),
  77
  78         MV_PORTS_PER_HC         = 4,
  79         /* == (port / MV_PORTS_PER_HC) to determine HC from 0-7 port */
  80         MV_PORT_HC_SHIFT        = 2,
  81         /* == (port % MV_PORTS_PER_HC) to determine hard port from 0-7 port */
  82         MV_PORT_MASK            = 3,
  83
  84         /* Host Flags */
  85         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
  86         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
  87         MV_COMMON_FLAGS         = (ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
  88                                    ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO),
  89         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
  90
  91         CRQB_FLAG_READ          = (1 << 0),
  92         CRQB_TAG_SHIFT          = 1,
  93         CRQB_CMD_ADDR_SHIFT     = 8,
  94         CRQB_CMD_CS             = (0x2 << 11),
  95         CRQB_CMD_LAST           = (1 << 15),
  96
  97         CRPB_FLAG_STATUS_SHIFT  = 8,
  98
  99         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 100
 101         /* PCI interface registers */
 102
 103         PCI_COMMAND_OFS         = 0xc00,
 104
 105         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 106         STOP_PCI_MASTER         = (1 << 2),
 107         PCI_MASTER_EMPTY        = (1 << 3),
 108         GLOB_SFT_RST            = (1 << 4),
 109
 110         MV_PCI_MODE             = 0xd00,
 111         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 112         MV_PCI_DISC_TIMER       = 0xd04,
 113         MV_PCI_MSI_TRIGGER      = 0xc38,
 114         MV_PCI_SERR_MASK        = 0xc28,
 115         MV_PCI_XBAR_TMOUT       = 0x1d04,
 116         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 117         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 118         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 119         MV_PCI_ERR_COMMAND      = 0x1d50,
 120
 121         PCI_IRQ_CAUSE_OFS               = 0x1d58,
 122         PCI_IRQ_MASK_OFS                = 0x1d5c,
 123         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 124
 125         HC_MAIN_IRQ_CAUSE_OFS   = 0x1d60,
 126         HC_MAIN_IRQ_MASK_OFS    = 0x1d64,
 127         PORT0_ERR               = (1 << 0),     /* shift by port # */
 128         PORT0_DONE              = (1 << 1),     /* shift by port # */
 129         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 130         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 131         PCI_ERR                 = (1 << 18),
 132         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
 133         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
 134         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
 135         GPIO_INT                = (1 << 22),
 136         SELF_INT                = (1 << 23),
 137         TWSI_INT                = (1 << 24),
 138         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 139         HC_MAIN_MASKED_IRQS     = (TRAN_LO_DONE | TRAN_HI_DONE |
 140                                    PORTS_0_7_COAL_DONE | GPIO_INT | TWSI_INT |
 141                                    HC_MAIN_RSVD),
 142
 143         /* SATAHC registers */
 144         HC_CFG_OFS              = 0,
 145
 146         HC_IRQ_CAUSE_OFS        = 0x14,
 147         CRPB_DMA_DONE           = (1 << 0),     /* shift by port # */
 148         HC_IRQ_COAL             = (1 << 4),     /* IRQ coalescing */
 149         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 150
 151         /* Shadow block registers */
 152         SHD_BLK_OFS             = 0x100,
 153         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 154
 155         /* SATA registers */
 156         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 157         SATA_ACTIVE_OFS         = 0x350,
 158         PHY_MODE3               = 0x310,
 159         PHY_MODE4               = 0x314,
 160         PHY_MODE2               = 0x330,
 161         SATA_INTERFACE_CTL      = 0x050,
 162
 163         MV_M2_PREAMP_MASK       = 0x7e0,
 164
 165         /* Port registers */
 166         EDMA_CFG_OFS            = 0,
 167         EDMA_CFG_Q_DEPTH        = 0,                    /* queueing disabled */
 168         EDMA_CFG_NCQ            = (1 << 5),
 169         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),            /* continue on error */
 170         EDMA_CFG_RD_BRST_EXT    = (1 << 11),            /* read burst 512B */
 171         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),            /* write buffer 512B */
 172
 173         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 174         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 175         EDMA_ERR_D_PAR          = (1 << 0),
 176         EDMA_ERR_PRD_PAR        = (1 << 1),
 177         EDMA_ERR_DEV            = (1 << 2),
 178         EDMA_ERR_DEV_DCON       = (1 << 3),
 179         EDMA_ERR_DEV_CON        = (1 << 4),
 180         EDMA_ERR_SERR           = (1 << 5),
 181         EDMA_ERR_SELF_DIS       = (1 << 7),
 182         EDMA_ERR_BIST_ASYNC     = (1 << 8),
 183         EDMA_ERR_CRBQ_PAR       = (1 << 9),
 184         EDMA_ERR_CRPB_PAR       = (1 << 10),
 185         EDMA_ERR_INTRL_PAR      = (1 << 11),
 186         EDMA_ERR_IORDY          = (1 << 12),
 187         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),
 188         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),
 189         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),
 190         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21),
 191         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26),
 192         EDMA_ERR_TRANS_PROTO    = (1 << 31),
 193         EDMA_ERR_FATAL          = (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
 194                                    EDMA_ERR_DEV_DCON | EDMA_ERR_CRBQ_PAR |
 195                                    EDMA_ERR_CRPB_PAR | EDMA_ERR_INTRL_PAR |
 196                                    EDMA_ERR_IORDY | EDMA_ERR_LNK_CTRL_RX_2 |
 197                                    EDMA_ERR_LNK_DATA_RX |
 198                                    EDMA_ERR_LNK_DATA_TX |
 199                                    EDMA_ERR_TRANS_PROTO),
 200
 201         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 202         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 203
 204         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 205         EDMA_REQ_Q_PTR_SHIFT    = 5,
 206
 207         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 208         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 209         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 210         EDMA_RSP_Q_PTR_SHIFT    = 3,
 211
 212         EDMA_CMD_OFS            = 0x28,
 213         EDMA_EN                 = (1 << 0),
 214         EDMA_DS                 = (1 << 1),
 215         ATA_RST                 = (1 << 2),
 216
 217         EDMA_ARB_CFG            = 0x38,
 218
 219         /* Host private flags (hp_flags) */
 220         MV_HP_FLAG_MSI          = (1 << 0),
 221         MV_HP_ERRATA_50XXB0     = (1 << 1),
 222         MV_HP_ERRATA_50XXB2     = (1 << 2),
 223         MV_HP_ERRATA_60X1B2     = (1 << 3),
 224         MV_HP_ERRATA_60X1C0     = (1 << 4),
 225         MV_HP_50XX              = (1 << 5),
 226
 227         /* Port private flags (pp_flags) */
 228         MV_PP_FLAG_EDMA_EN      = (1 << 0),
 229         MV_PP_FLAG_EDMA_DS_ACT  = (1 << 1),
 230 };
 231
 232 #define IS_60XX(hpriv) (((hpriv)->hp_flags & MV_HP_50XX) == 0)
 233
 234 enum {
 235         /* Our DMA boundary is determined by an ePRD being unable to handle
 236          * anything larger than 64KB
 237          */
 238         MV_DMA_BOUNDARY         = 0xffffU,
 239
 240         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 241
 242         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 243 };
 244
 245 enum chip_type {
 246         chip_504x,
 247         chip_508x,
 248         chip_5080,
 249         chip_604x,
 250         chip_608x,
 251 };
 252
 253 /* Command ReQuest Block: 32B */
 254 struct mv_crqb {
 255         u32                     sg_addr;
 256         u32                     sg_addr_hi;
 257         u16                     ctrl_flags;
 258         u16                     ata_cmd[11];
 259 };
 260
 261 /* Command ResPonse Block: 8B */
 262 struct mv_crpb {
 263         u16                     id;
 264         u16                     flags;
 265         u32                     tmstmp;
 266 };
 267
 268 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 269 struct mv_sg {
 270         u32                     addr;
 271         u32                     flags_size;
 272         u32                     addr_hi;
 273         u32                     reserved;
 274 };
 275
 276 struct mv_port_priv {
 277         struct mv_crqb          *crqb;
 278         dma_addr_t              crqb_dma;
 279         struct mv_crpb          *crpb;
 280         dma_addr_t              crpb_dma;
 281         struct mv_sg            *sg_tbl;
 282         dma_addr_t              sg_tbl_dma;
 283
 284         unsigned                req_producer;           /* cp of req_in_ptr */
 285         unsigned                rsp_consumer;           /* cp of rsp_out_ptr */
 286         u32                     pp_flags;
 287 };
 288
 289 struct mv_port_signal {
 290         u32                     amps;
 291         u32                     pre;
 292 };
 293
 294 struct mv_host_priv;
 295 struct mv_hw_ops {
 296         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 297                            unsigned int port);
 298         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 299         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 300                            void __iomem *mmio);
 301         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio);
 302         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 303         void (*reset_bus)(struct pci_dev *pdev, void __iomem *mmio);
 304 };
 305
 306 struct mv_host_priv {
 307         u32                     hp_flags;
 308         struct mv_port_signal   signal[8];
 309         const struct mv_hw_ops  *ops;
 310 };
 311
 312 static void mv_irq_clear(struct ata_port *ap);
 313 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
 314 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 315 static void mv_phy_reset(struct ata_port *ap);
 316 static void mv_host_stop(struct ata_host_set *host_set);
 317 static int mv_port_start(struct ata_port *ap);
 318 static void mv_port_stop(struct ata_port *ap);
 319 static void mv_qc_prep(struct ata_queued_cmd *qc);
 320 static int mv_qc_issue(struct ata_queued_cmd *qc);
 321 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
 322                                 struct pt_regs *regs);
 323 static void mv_eng_timeout(struct ata_port *ap);
 324 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
 325
 326 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 327                            unsigned int port);
 328 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 329 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 330                            void __iomem *mmio);
 331 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio);
 332 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 333 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio);
 334
 335 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 336                            unsigned int port);
 337 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 338 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 339                            void __iomem *mmio);
 340 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio);
 341 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 342 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio);
 343
 344 static struct scsi_host_template mv_sht = {
 345         .module                 = THIS_MODULE,
 346         .name                   = DRV_NAME,
 347         .ioctl                  = ata_scsi_ioctl,
 348         .queuecommand           = ata_scsi_queuecmd,
 349         .eh_strategy_handler    = ata_scsi_error,
 350         .can_queue              = MV_USE_Q_DEPTH,
 351         .this_id                = ATA_SHT_THIS_ID,
 352         .sg_tablesize           = MV_MAX_SG_CT,
 353         .max_sectors            = ATA_MAX_SECTORS,
 354         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 355         .emulated               = ATA_SHT_EMULATED,
 356         .use_clustering         = ATA_SHT_USE_CLUSTERING,
 357         .proc_name              = DRV_NAME,
 358         .dma_boundary           = MV_DMA_BOUNDARY,
 359         .slave_configure        = ata_scsi_slave_config,
 360         .bios_param             = ata_std_bios_param,
 361         .ordered_flush          = 1,
 362 };
 363
 364 static const struct ata_port_operations mv_ops = {
 365         .port_disable           = ata_port_disable,
 366
 367         .tf_load                = ata_tf_load,
 368         .tf_read                = ata_tf_read,
 369         .check_status           = ata_check_status,
 370         .exec_command           = ata_exec_command,
 371         .dev_select             = ata_std_dev_select,
 372
 373         .phy_reset              = mv_phy_reset,
 374
 375         .qc_prep                = mv_qc_prep,
 376         .qc_issue               = mv_qc_issue,
 377
 378         .eng_timeout            = mv_eng_timeout,
 379
 380         .irq_handler            = mv_interrupt,
 381         .irq_clear              = mv_irq_clear,
 382
 383         .scr_read               = mv_scr_read,
 384         .scr_write              = mv_scr_write,
 385
 386         .port_start             = mv_port_start,
 387         .port_stop              = mv_port_stop,
 388         .host_stop              = mv_host_stop,
 389 };
 390
 391 static struct ata_port_info mv_port_info[] = {
 392         {  /* chip_504x */
 393                 .sht            = &mv_sht,
 394                 .host_flags     = MV_COMMON_FLAGS,
 395                 .pio_mask       = 0x1f, /* pio0-4 */
 396                 .udma_mask      = 0,    /* 0x7f (udma0-6 disabled for now) */
 397                 .port_ops       = &mv_ops,
 398         },
 399         {  /* chip_508x */
 400                 .sht            = &mv_sht,
 401                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
 402                 .pio_mask       = 0x1f, /* pio0-4 */
 403                 .udma_mask      = 0,    /* 0x7f (udma0-6 disabled for now) */
 404                 .port_ops       = &mv_ops,
 405         },
 406         {  /* chip_5080 */
 407                 .sht            = &mv_sht,
 408                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
 409                 .pio_mask       = 0x1f, /* pio0-4 */
 410                 .udma_mask      = 0,    /* 0x7f (udma0-6 disabled for now) */
 411                 .port_ops       = &mv_ops,
 412         },
 413         {  /* chip_604x */
 414                 .sht            = &mv_sht,
 415                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
 416                 .pio_mask       = 0x1f, /* pio0-4 */
 417                 .udma_mask      = 0x7f, /* udma0-6 */
 418                 .port_ops       = &mv_ops,
 419         },
 420         {  /* chip_608x */
 421                 .sht            = &mv_sht,
 422                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 423                                    MV_FLAG_DUAL_HC),
 424                 .pio_mask       = 0x1f, /* pio0-4 */
 425                 .udma_mask      = 0x7f, /* udma0-6 */
 426                 .port_ops       = &mv_ops,
 427         },
 428 };
 429
 430 static const struct pci_device_id mv_pci_tbl[] = {
 431 #if 0 /* unusably broken right now */
 432         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5040), 0, 0, chip_504x},
 433         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5041), 0, 0, chip_504x},
 434         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5080), 0, 0, chip_5080},
 435         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5081), 0, 0, chip_508x},
 436 #endif
 437
 438         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6040), 0, 0, chip_604x},
 439         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6041), 0, 0, chip_604x},
 440         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6080), 0, 0, chip_608x},
 441         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6081), 0, 0, chip_608x},
 442
 443         {PCI_DEVICE(PCI_VENDOR_ID_ADAPTEC2, 0x0241), 0, 0, chip_604x},
 444         {}                      /* terminate list */
 445 };
 446
 447 static struct pci_driver mv_pci_driver = {
 448         .name                   = DRV_NAME,
 449         .id_table               = mv_pci_tbl,
 450         .probe                  = mv_init_one,
 451         .remove                 = ata_pci_remove_one,
 452 };
 453
 454 static const struct mv_hw_ops mv5xxx_ops = {
 455         .phy_errata             = mv5_phy_errata,
 456         .enable_leds            = mv5_enable_leds,
 457         .read_preamp            = mv5_read_preamp,
 458         .reset_hc               = mv5_reset_hc,
 459         .reset_flash            = mv5_reset_flash,
 460         .reset_bus              = mv5_reset_bus,
 461 };
 462
 463 static const struct mv_hw_ops mv6xxx_ops = {
 464         .phy_errata             = mv6_phy_errata,
 465         .enable_leds            = mv6_enable_leds,
 466         .read_preamp            = mv6_read_preamp,
 467         .reset_hc               = mv6_reset_hc,
 468         .reset_flash            = mv6_reset_flash,
 469         .reset_bus              = mv_reset_pci_bus,
 470 };
 471
 472 /*
 473  * Functions
 474  */
 475
 476 static inline void writelfl(unsigned long data, void __iomem *addr)
 477 {
 478         writel(data, addr);
 479         (void) readl(addr);     /* flush to avoid PCI posted write */
 480 }
 481
 482 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 483 {
 484         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 485 }
 486
 487 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 488 {
 489         return (mv_hc_base(base, port >> MV_PORT_HC_SHIFT) +
 490                 MV_SATAHC_ARBTR_REG_SZ +
 491                 ((port & MV_PORT_MASK) * MV_PORT_REG_SZ));
 492 }
 493
 494 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 495 {
 496         return mv_port_base(ap->host_set->mmio_base, ap->port_no);
 497 }
 498
 499 static inline int mv_get_hc_count(unsigned long host_flags)
 500 {
 501         return ((host_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 502 }
 503
 504 static void mv_irq_clear(struct ata_port *ap)
 505 {
 506 }
 507
 508 /**
 509  *      mv_start_dma - Enable eDMA engine
 510  *      @base: port base address
 511  *      @pp: port private data
 512  *
 513  *      Verify the local cache of the eDMA state is accurate with an
 514  *      assert.
 515  *
 516  *      LOCKING:
 517  *      Inherited from caller.
 518  */
 519 static void mv_start_dma(void __iomem *base, struct mv_port_priv *pp)
 520 {
 521         if (!(MV_PP_FLAG_EDMA_EN & pp->pp_flags)) {
 522                 writelfl(EDMA_EN, base + EDMA_CMD_OFS);
 523                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
 524         }
 525         assert(EDMA_EN & readl(base + EDMA_CMD_OFS));
 526 }
 527
 528 /**
 529  *      mv_stop_dma - Disable eDMA engine
 530  *      @ap: ATA channel to manipulate
 531  *
 532  *      Verify the local cache of the eDMA state is accurate with an
 533  *      assert.
 534  *
 535  *      LOCKING:
 536  *      Inherited from caller.
 537  */
 538 static void mv_stop_dma(struct ata_port *ap)
 539 {
 540         void __iomem *port_mmio = mv_ap_base(ap);
 541         struct mv_port_priv *pp = ap->private_data;
 542         u32 reg;
 543         int i;
 544
 545         if (MV_PP_FLAG_EDMA_EN & pp->pp_flags) {
 546                 /* Disable EDMA if active.   The disable bit auto clears.
 547                  */
 548                 writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
 549                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
 550         } else {
 551                 assert(!(EDMA_EN & readl(port_mmio + EDMA_CMD_OFS)));
 552         }
 553
 554         /* now properly wait for the eDMA to stop */
 555         for (i = 1000; i > 0; i--) {
 556                 reg = readl(port_mmio + EDMA_CMD_OFS);
 557                 if (!(EDMA_EN & reg)) {
 558                         break;
 559                 }
 560                 udelay(100);
 561         }
 562
 563         if (EDMA_EN & reg) {
 564                 printk(KERN_ERR "ata%u: Unable to stop eDMA\n", ap->id);
 565                 /* FIXME: Consider doing a reset here to recover */
 566         }
 567 }
 568
 569 #ifdef ATA_DEBUG
 570 static void mv_dump_mem(void __iomem *start, unsigned bytes)
 571 {
 572         int b, w;
 573         for (b = 0; b < bytes; ) {
 574                 DPRINTK("%p: ", start + b);
 575                 for (w = 0; b < bytes && w < 4; w++) {
 576                         printk("%08x ",readl(start + b));
 577                         b += sizeof(u32);
 578                 }
 579                 printk("\n");
 580         }
 581 }
 582 #endif
 583
 584 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
 585 {
 586 #ifdef ATA_DEBUG
 587         int b, w;
 588         u32 dw;
 589         for (b = 0; b < bytes; ) {
 590                 DPRINTK("%02x: ", b);
 591                 for (w = 0; b < bytes && w < 4; w++) {
 592                         (void) pci_read_config_dword(pdev,b,&dw);
 593                         printk("%08x ",dw);
 594                         b += sizeof(u32);
 595                 }
 596                 printk("\n");
 597         }
 598 #endif
 599 }
 600 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
 601                              struct pci_dev *pdev)
 602 {
 603 #ifdef ATA_DEBUG
 604         void __iomem *hc_base = mv_hc_base(mmio_base,
 605                                            port >> MV_PORT_HC_SHIFT);
 606         void __iomem *port_base;
 607         int start_port, num_ports, p, start_hc, num_hcs, hc;
 608
 609         if (0 > port) {
 610                 start_hc = start_port = 0;
 611                 num_ports = 8;          /* shld be benign for 4 port devs */
 612                 num_hcs = 2;
 613         } else {
 614                 start_hc = port >> MV_PORT_HC_SHIFT;
 615                 start_port = port;
 616                 num_ports = num_hcs = 1;
 617         }
 618         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
 619                 num_ports > 1 ? num_ports - 1 : start_port);
 620
 621         if (NULL != pdev) {
 622                 DPRINTK("PCI config space regs:\n");
 623                 mv_dump_pci_cfg(pdev, 0x68);
 624         }
 625         DPRINTK("PCI regs:\n");
 626         mv_dump_mem(mmio_base+0xc00, 0x3c);
 627         mv_dump_mem(mmio_base+0xd00, 0x34);
 628         mv_dump_mem(mmio_base+0xf00, 0x4);
 629         mv_dump_mem(mmio_base+0x1d00, 0x6c);
 630         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
 631                 hc_base = mv_hc_base(mmio_base, port >> MV_PORT_HC_SHIFT);
 632                 DPRINTK("HC regs (HC %i):\n", hc);
 633                 mv_dump_mem(hc_base, 0x1c);
 634         }
 635         for (p = start_port; p < start_port + num_ports; p++) {
 636                 port_base = mv_port_base(mmio_base, p);
 637                 DPRINTK("EDMA regs (port %i):\n",p);
 638                 mv_dump_mem(port_base, 0x54);
 639                 DPRINTK("SATA regs (port %i):\n",p);
 640                 mv_dump_mem(port_base+0x300, 0x60);
 641         }
 642 #endif
 643 }
 644
 645 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
 646 {
 647         unsigned int ofs;
 648
 649         switch (sc_reg_in) {
 650         case SCR_STATUS:
 651         case SCR_CONTROL:
 652         case SCR_ERROR:
 653                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
 654                 break;
 655         case SCR_ACTIVE:
 656                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
 657                 break;
 658         default:
 659                 ofs = 0xffffffffU;
 660                 break;
 661         }
 662         return ofs;
 663 }
 664
 665 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
 666 {
 667         unsigned int ofs = mv_scr_offset(sc_reg_in);
 668
 669         if (0xffffffffU != ofs) {
 670                 return readl(mv_ap_base(ap) + ofs);
 671         } else {
 672                 return (u32) ofs;
 673         }
 674 }
 675
 676 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
 677 {
 678         unsigned int ofs = mv_scr_offset(sc_reg_in);
 679
 680         if (0xffffffffU != ofs) {
 681                 writelfl(val, mv_ap_base(ap) + ofs);
 682         }
 683 }
 684
 685 /**
 686  *      mv_host_stop - Host specific cleanup/stop routine.
 687  *      @host_set: host data structure
 688  *
 689  *      Disable ints, cleanup host memory, call general purpose
 690  *      host_stop.
 691  *
 692  *      LOCKING:
 693  *      Inherited from caller.
 694  */
 695 static void mv_host_stop(struct ata_host_set *host_set)
 696 {
 697         struct mv_host_priv *hpriv = host_set->private_data;
 698         struct pci_dev *pdev = to_pci_dev(host_set->dev);
 699
 700         if (hpriv->hp_flags & MV_HP_FLAG_MSI) {
 701                 pci_disable_msi(pdev);
 702         } else {
 703                 pci_intx(pdev, 0);
 704         }
 705         kfree(hpriv);
 706         ata_host_stop(host_set);
 707 }
 708
 709 static inline void mv_priv_free(struct mv_port_priv *pp, struct device *dev)
 710 {
 711         dma_free_coherent(dev, MV_PORT_PRIV_DMA_SZ, pp->crpb, pp->crpb_dma);
 712 }
 713
 714 /**
 715  *      mv_port_start - Port specific init/start routine.
 716  *      @ap: ATA channel to manipulate
 717  *
 718  *      Allocate and point to DMA memory, init port private memory,
 719  *      zero indices.
 720  *
 721  *      LOCKING:
 722  *      Inherited from caller.
 723  */
 724 static int mv_port_start(struct ata_port *ap)
 725 {
 726         struct device *dev = ap->host_set->dev;
 727         struct mv_port_priv *pp;
 728         void __iomem *port_mmio = mv_ap_base(ap);
 729         void *mem;
 730         dma_addr_t mem_dma;
 731         int rc = -ENOMEM;
 732
 733         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 734         if (!pp)
 735                 goto err_out;
 736         memset(pp, 0, sizeof(*pp));
 737
 738         mem = dma_alloc_coherent(dev, MV_PORT_PRIV_DMA_SZ, &mem_dma,
 739                                  GFP_KERNEL);
 740         if (!mem)
 741                 goto err_out_pp;
 742         memset(mem, 0, MV_PORT_PRIV_DMA_SZ);
 743
 744         rc = ata_pad_alloc(ap, dev);
 745         if (rc)
 746                 goto err_out_priv;
 747
 748         /* First item in chunk of DMA memory:
 749          * 32-slot command request table (CRQB), 32 bytes each in size
 750          */
 751         pp->crqb = mem;
 752         pp->crqb_dma = mem_dma;
 753         mem += MV_CRQB_Q_SZ;
 754         mem_dma += MV_CRQB_Q_SZ;
 755
 756         /* Second item:
 757          * 32-slot command response table (CRPB), 8 bytes each in size
 758          */
 759         pp->crpb = mem;
 760         pp->crpb_dma = mem_dma;
 761         mem += MV_CRPB_Q_SZ;
 762         mem_dma += MV_CRPB_Q_SZ;
 763
 764         /* Third item:
 765          * Table of scatter-gather descriptors (ePRD), 16 bytes each
 766          */
 767         pp->sg_tbl = mem;
 768         pp->sg_tbl_dma = mem_dma;
 769
 770         writelfl(EDMA_CFG_Q_DEPTH | EDMA_CFG_RD_BRST_EXT |
 771                  EDMA_CFG_WR_BUFF_LEN, port_mmio + EDMA_CFG_OFS);
 772
 773         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 774         writelfl(pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK,
 775                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 776
 777         writelfl(0, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 778         writelfl(0, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 779
 780         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 781         writelfl(pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK,
 782                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 783
 784         pp->req_producer = pp->rsp_consumer = 0;
 785
 786         /* Don't turn on EDMA here...do it before DMA commands only.  Else
 787          * we'll be unable to send non-data, PIO, etc due to restricted access
 788          * to shadow regs.
 789          */
 790         ap->private_data = pp;
 791         return 0;
 792
 793 err_out_priv:
 794         mv_priv_free(pp, dev);
 795 err_out_pp:
 796         kfree(pp);
 797 err_out:
 798         return rc;
 799 }
 800
 801 /**
 802  *      mv_port_stop - Port specific cleanup/stop routine.
 803  *      @ap: ATA channel to manipulate
 804  *
 805  *      Stop DMA, cleanup port memory.
 806  *
 807  *      LOCKING:
 808  *      This routine uses the host_set lock to protect the DMA stop.
 809  */
 810 static void mv_port_stop(struct ata_port *ap)
 811 {
 812         struct device *dev = ap->host_set->dev;
 813         struct mv_port_priv *pp = ap->private_data;
 814         unsigned long flags;
 815
 816         spin_lock_irqsave(&ap->host_set->lock, flags);
 817         mv_stop_dma(ap);
 818         spin_unlock_irqrestore(&ap->host_set->lock, flags);
 819
 820         ap->private_data = NULL;
 821         ata_pad_free(ap, dev);
 822         mv_priv_free(pp, dev);
 823         kfree(pp);
 824 }
 825
 826 /**
 827  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
 828  *      @qc: queued command whose SG list to source from
 829  *
 830  *      Populate the SG list and mark the last entry.
 831  *
 832  *      LOCKING:
 833  *      Inherited from caller.
 834  */
 835 static void mv_fill_sg(struct ata_queued_cmd *qc)
 836 {
 837         struct mv_port_priv *pp = qc->ap->private_data;
 838         unsigned int i = 0;
 839         struct scatterlist *sg;
 840
 841         ata_for_each_sg(sg, qc) {
 842                 u32 sg_len;
 843                 dma_addr_t addr;
 844
 845                 addr = sg_dma_address(sg);
 846                 sg_len = sg_dma_len(sg);
 847
 848                 pp->sg_tbl[i].addr = cpu_to_le32(addr & 0xffffffff);
 849                 pp->sg_tbl[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
 850                 assert(0 == (sg_len & ~MV_DMA_BOUNDARY));
 851                 pp->sg_tbl[i].flags_size = cpu_to_le32(sg_len);
 852                 if (ata_sg_is_last(sg, qc))
 853                         pp->sg_tbl[i].flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
 854
 855                 i++;
 856         }
 857 }
 858
 859 static inline unsigned mv_inc_q_index(unsigned *index)
 860 {
 861         *index = (*index + 1) & MV_MAX_Q_DEPTH_MASK;
 862         return *index;
 863 }
 864
 865 static inline void mv_crqb_pack_cmd(u16 *cmdw, u8 data, u8 addr, unsigned last)
 866 {
 867         *cmdw = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
 868                 (last ? CRQB_CMD_LAST : 0);
 869 }
 870
 871 /**
 872  *      mv_qc_prep - Host specific command preparation.
 873  *      @qc: queued command to prepare
 874  *
 875  *      This routine simply redirects to the general purpose routine
 876  *      if command is not DMA.  Else, it handles prep of the CRQB
 877  *      (command request block), does some sanity checking, and calls
 878  *      the SG load routine.
 879  *
 880  *      LOCKING:
 881  *      Inherited from caller.
 882  */
 883 static void mv_qc_prep(struct ata_queued_cmd *qc)
 884 {
 885         struct ata_port *ap = qc->ap;
 886         struct mv_port_priv *pp = ap->private_data;
 887         u16 *cw;
 888         struct ata_taskfile *tf;
 889         u16 flags = 0;
 890
 891         if (ATA_PROT_DMA != qc->tf.protocol) {
 892                 return;
 893         }
 894
 895         /* the req producer index should be the same as we remember it */
 896         assert(((readl(mv_ap_base(qc->ap) + EDMA_REQ_Q_IN_PTR_OFS) >>
 897                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
 898                pp->req_producer);
 899
 900         /* Fill in command request block
 901          */
 902         if (!(qc->tf.flags & ATA_TFLAG_WRITE)) {
 903                 flags |= CRQB_FLAG_READ;
 904         }
 905         assert(MV_MAX_Q_DEPTH > qc->tag);
 906         flags |= qc->tag << CRQB_TAG_SHIFT;
 907
 908         pp->crqb[pp->req_producer].sg_addr =
 909                 cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
 910         pp->crqb[pp->req_producer].sg_addr_hi =
 911                 cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
 912         pp->crqb[pp->req_producer].ctrl_flags = cpu_to_le16(flags);
 913
 914         cw = &pp->crqb[pp->req_producer].ata_cmd[0];
 915         tf = &qc->tf;
 916
 917         /* Sadly, the CRQB cannot accomodate all registers--there are
 918          * only 11 bytes...so we must pick and choose required
 919          * registers based on the command.  So, we drop feature and
 920          * hob_feature for [RW] DMA commands, but they are needed for
 921          * NCQ.  NCQ will drop hob_nsect.
 922          */
 923         switch (tf->command) {
 924         case ATA_CMD_READ:
 925         case ATA_CMD_READ_EXT:
 926         case ATA_CMD_WRITE:
 927         case ATA_CMD_WRITE_EXT:
 928                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
 929                 break;
 930 #ifdef LIBATA_NCQ               /* FIXME: remove this line when NCQ added */
 931         case ATA_CMD_FPDMA_READ:
 932         case ATA_CMD_FPDMA_WRITE:
 933                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
 934                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
 935                 break;
 936 #endif                          /* FIXME: remove this line when NCQ added */
 937         default:
 938                 /* The only other commands EDMA supports in non-queued and
 939                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
 940                  * of which are defined/used by Linux.  If we get here, this
 941                  * driver needs work.
 942                  *
 943                  * FIXME: modify libata to give qc_prep a return value and
 944                  * return error here.
 945                  */
 946                 BUG_ON(tf->command);
 947                 break;
 948         }
 949         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
 950         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
 951         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
 952         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
 953         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
 954         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
 955         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
 956         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
 957         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
 958
 959         if (!(qc->flags & ATA_QCFLAG_DMAMAP)) {
 960                 return;
 961         }
 962         mv_fill_sg(qc);
 963 }
 964
 965 /**
 966  *      mv_qc_issue - Initiate a command to the host
 967  *      @qc: queued command to start
 968  *
 969  *      This routine simply redirects to the general purpose routine
 970  *      if command is not DMA.  Else, it sanity checks our local
 971  *      caches of the request producer/consumer indices then enables
 972  *      DMA and bumps the request producer index.
 973  *
 974  *      LOCKING:
 975  *      Inherited from caller.
 976  */
 977 static int mv_qc_issue(struct ata_queued_cmd *qc)
 978 {
 979         void __iomem *port_mmio = mv_ap_base(qc->ap);
 980         struct mv_port_priv *pp = qc->ap->private_data;
 981         u32 in_ptr;
 982
 983         if (ATA_PROT_DMA != qc->tf.protocol) {
 984                 /* We're about to send a non-EDMA capable command to the
 985                  * port.  Turn off EDMA so there won't be problems accessing
 986                  * shadow block, etc registers.
 987                  */
 988                 mv_stop_dma(qc->ap);
 989                 return ata_qc_issue_prot(qc);
 990         }
 991
 992         in_ptr = readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 993
 994         /* the req producer index should be the same as we remember it */
 995         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
 996                pp->req_producer);
 997         /* until we do queuing, the queue should be empty at this point */
 998         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
 999                ((readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS) >>
1000                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK));
1001
1002         mv_inc_q_index(&pp->req_producer);      /* now incr producer index */
1003
1004         mv_start_dma(port_mmio, pp);
1005
1006         /* and write the request in pointer to kick the EDMA to life */
1007         in_ptr &= EDMA_REQ_Q_BASE_LO_MASK;
1008         in_ptr |= pp->req_producer << EDMA_REQ_Q_PTR_SHIFT;
1009         writelfl(in_ptr, port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1010
1011         return 0;
1012 }
1013
1014 /**
1015  *      mv_get_crpb_status - get status from most recently completed cmd
1016  *      @ap: ATA channel to manipulate
1017  *
1018  *      This routine is for use when the port is in DMA mode, when it
1019  *      will be using the CRPB (command response block) method of
1020  *      returning command completion information.  We assert indices
1021  *      are good, grab status, and bump the response consumer index to
1022  *      prove that we're up to date.
1023  *
1024  *      LOCKING:
1025  *      Inherited from caller.
1026  */
1027 static u8 mv_get_crpb_status(struct ata_port *ap)
1028 {
1029         void __iomem *port_mmio = mv_ap_base(ap);
1030         struct mv_port_priv *pp = ap->private_data;
1031         u32 out_ptr;
1032
1033         out_ptr = readl(port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1034
1035         /* the response consumer index should be the same as we remember it */
1036         assert(((out_ptr >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1037                pp->rsp_consumer);
1038
1039         /* increment our consumer index... */
1040         pp->rsp_consumer = mv_inc_q_index(&pp->rsp_consumer);
1041
1042         /* and, until we do NCQ, there should only be 1 CRPB waiting */
1043         assert(((readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS) >>
1044                  EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1045                pp->rsp_consumer);
1046
1047         /* write out our inc'd consumer index so EDMA knows we're caught up */
1048         out_ptr &= EDMA_RSP_Q_BASE_LO_MASK;
1049         out_ptr |= pp->rsp_consumer << EDMA_RSP_Q_PTR_SHIFT;
1050         writelfl(out_ptr, port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1051
1052         /* Return ATA status register for completed CRPB */
1053         return (pp->crpb[pp->rsp_consumer].flags >> CRPB_FLAG_STATUS_SHIFT);
1054 }
1055
1056 /**
1057  *      mv_err_intr - Handle error interrupts on the port
1058  *      @ap: ATA channel to manipulate
1059  *
1060  *      In most cases, just clear the interrupt and move on.  However,
1061  *      some cases require an eDMA reset, which is done right before
1062  *      the COMRESET in mv_phy_reset().  The SERR case requires a
1063  *      clear of pending errors in the SATA SERROR register.  Finally,
1064  *      if the port disabled DMA, update our cached copy to match.
1065  *
1066  *      LOCKING:
1067  *      Inherited from caller.
1068  */
1069 static void mv_err_intr(struct ata_port *ap)
1070 {
1071         void __iomem *port_mmio = mv_ap_base(ap);
1072         u32 edma_err_cause, serr = 0;
1073
1074         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1075
1076         if (EDMA_ERR_SERR & edma_err_cause) {
1077                 serr = scr_read(ap, SCR_ERROR);
1078                 scr_write_flush(ap, SCR_ERROR, serr);
1079         }
1080         if (EDMA_ERR_SELF_DIS & edma_err_cause) {
1081                 struct mv_port_priv *pp = ap->private_data;
1082                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1083         }
1084         DPRINTK(KERN_ERR "ata%u: port error; EDMA err cause: 0x%08x "
1085                 "SERR: 0x%08x\n", ap->id, edma_err_cause, serr);
1086
1087         /* Clear EDMA now that SERR cleanup done */
1088         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1089
1090         /* check for fatal here and recover if needed */
1091         if (EDMA_ERR_FATAL & edma_err_cause) {
1092                 mv_phy_reset(ap);
1093         }
1094 }
1095
1096 /**
1097  *      mv_host_intr - Handle all interrupts on the given host controller
1098  *      @host_set: host specific structure
1099  *      @relevant: port error bits relevant to this host controller
1100  *      @hc: which host controller we're to look at
1101  *
1102  *      Read then write clear the HC interrupt status then walk each
1103  *      port connected to the HC and see if it needs servicing.  Port
1104  *      success ints are reported in the HC interrupt status reg, the
1105  *      port error ints are reported in the higher level main
1106  *      interrupt status register and thus are passed in via the
1107  *      'relevant' argument.
1108  *
1109  *      LOCKING:
1110  *      Inherited from caller.
1111  */
1112 static void mv_host_intr(struct ata_host_set *host_set, u32 relevant,
1113                          unsigned int hc)
1114 {
1115         void __iomem *mmio = host_set->mmio_base;
1116         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1117         struct ata_port *ap;
1118         struct ata_queued_cmd *qc;
1119         u32 hc_irq_cause;
1120         int shift, port, port0, hard_port, handled;
1121         unsigned int err_mask;
1122         u8 ata_status = 0;
1123
1124         if (hc == 0) {
1125                 port0 = 0;
1126         } else {
1127                 port0 = MV_PORTS_PER_HC;
1128         }
1129
1130         /* we'll need the HC success int register in most cases */
1131         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
1132         if (hc_irq_cause) {
1133                 writelfl(~hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
1134         }
1135
1136         VPRINTK("ENTER, hc%u relevant=0x%08x HC IRQ cause=0x%08x\n",
1137                 hc,relevant,hc_irq_cause);
1138
1139         for (port = port0; port < port0 + MV_PORTS_PER_HC; port++) {
1140                 ap = host_set->ports[port];
1141                 hard_port = port & MV_PORT_MASK;        /* range 0-3 */
1142                 handled = 0;    /* ensure ata_status is set if handled++ */
1143
1144                 if ((CRPB_DMA_DONE << hard_port) & hc_irq_cause) {
1145                         /* new CRPB on the queue; just one at a time until NCQ
1146                          */
1147                         ata_status = mv_get_crpb_status(ap);
1148                         handled++;
1149                 } else if ((DEV_IRQ << hard_port) & hc_irq_cause) {
1150                         /* received ATA IRQ; read the status reg to clear INTRQ
1151                          */
1152                         ata_status = readb((void __iomem *)
1153                                            ap->ioaddr.status_addr);
1154                         handled++;
1155                 }
1156
1157                 err_mask = ac_err_mask(ata_status);
1158
1159                 shift = port << 1;              /* (port * 2) */
1160                 if (port >= MV_PORTS_PER_HC) {
1161                         shift++;        /* skip bit 8 in the HC Main IRQ reg */
1162                 }
1163                 if ((PORT0_ERR << shift) & relevant) {
1164                         mv_err_intr(ap);
1165                         err_mask |= AC_ERR_OTHER;
1166                         handled++;
1167                 }
1168
1169                 if (handled && ap) {
1170                         qc = ata_qc_from_tag(ap, ap->active_tag);
1171                         if (NULL != qc) {
1172                                 VPRINTK("port %u IRQ found for qc, "
1173                                         "ata_status 0x%x\n", port,ata_status);
1174                                 /* mark qc status appropriately */
1175                                 ata_qc_complete(qc, err_mask);
1176                         }
1177                 }
1178         }
1179         VPRINTK("EXIT\n");
1180 }
1181
1182 /**
1183  *      mv_interrupt -
1184  *      @irq: unused
1185  *      @dev_instance: private data; in this case the host structure
1186  *      @regs: unused
1187  *
1188  *      Read the read only register to determine if any host
1189  *      controllers have pending interrupts.  If so, call lower level
1190  *      routine to handle.  Also check for PCI errors which are only
1191  *      reported here.
1192  *
1193  *      LOCKING:
1194  *      This routine holds the host_set lock while processing pending
1195  *      interrupts.
1196  */
1197 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
1198                                 struct pt_regs *regs)
1199 {
1200         struct ata_host_set *host_set = dev_instance;
1201         unsigned int hc, handled = 0, n_hcs;
1202         void __iomem *mmio = host_set->mmio_base;
1203         u32 irq_stat;
1204
1205         irq_stat = readl(mmio + HC_MAIN_IRQ_CAUSE_OFS);
1206
1207         /* check the cases where we either have nothing pending or have read
1208          * a bogus register value which can indicate HW removal or PCI fault
1209          */
1210         if (!irq_stat || (0xffffffffU == irq_stat)) {
1211                 return IRQ_NONE;
1212         }
1213
1214         n_hcs = mv_get_hc_count(host_set->ports[0]->flags);
1215         spin_lock(&host_set->lock);
1216
1217         for (hc = 0; hc < n_hcs; hc++) {
1218                 u32 relevant = irq_stat & (HC0_IRQ_PEND << (hc * HC_SHIFT));
1219                 if (relevant) {
1220                         mv_host_intr(host_set, relevant, hc);
1221                         handled++;
1222                 }
1223         }
1224         if (PCI_ERR & irq_stat) {
1225                 printk(KERN_ERR DRV_NAME ": PCI ERROR; PCI IRQ cause=0x%08x\n",
1226                        readl(mmio + PCI_IRQ_CAUSE_OFS));
1227
1228                 DPRINTK("All regs @ PCI error\n");
1229                 mv_dump_all_regs(mmio, -1, to_pci_dev(host_set->dev));
1230
1231                 writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1232                 handled++;
1233         }
1234         spin_unlock(&host_set->lock);
1235
1236         return IRQ_RETVAL(handled);
1237 }
1238
1239 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio)
1240 {
1241         u8 rev_id;
1242         int early_5080;
1243
1244         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1245
1246         early_5080 = (pdev->device == 0x5080) && (rev_id == 0);
1247
1248         if (!early_5080) {
1249                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1250                 tmp |= (1 << 0);
1251                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1252         }
1253
1254         mv_reset_pci_bus(pdev, mmio);
1255 }
1256
1257 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1258 {
1259         writel(0x0fcfffff, mmio + MV_FLASH_CTL);
1260 }
1261
1262 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
1263                            void __iomem *mmio)
1264 {
1265         /* FIXME */
1266 }
1267
1268 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1269 {
1270         u32 tmp;
1271
1272         writel(0, mmio + MV_GPIO_PORT_CTL);
1273
1274         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
1275
1276         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1277         tmp |= ~(1 << 0);
1278         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1279 }
1280
1281 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1282                            unsigned int port)
1283 {
1284         /* FIXME */
1285 }
1286
1287 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio)
1288 {
1289         /* FIXME */
1290         return 1;
1291 }
1292
1293 #undef ZERO
1294 #define ZERO(reg) writel(0, mmio + (reg))
1295 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio)
1296 {
1297         u32 tmp;
1298
1299         tmp = readl(mmio + MV_PCI_MODE);
1300         tmp &= 0xff00ffff;
1301         writel(tmp, mmio + MV_PCI_MODE);
1302
1303         ZERO(MV_PCI_DISC_TIMER);
1304         ZERO(MV_PCI_MSI_TRIGGER);
1305         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
1306         ZERO(HC_MAIN_IRQ_MASK_OFS);
1307         ZERO(MV_PCI_SERR_MASK);
1308         ZERO(PCI_IRQ_CAUSE_OFS);
1309         ZERO(PCI_IRQ_MASK_OFS);
1310         ZERO(MV_PCI_ERR_LOW_ADDRESS);
1311         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
1312         ZERO(MV_PCI_ERR_ATTRIBUTE);
1313         ZERO(MV_PCI_ERR_COMMAND);
1314 }
1315 #undef ZERO
1316
1317 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1318 {
1319         u32 tmp;
1320
1321         mv5_reset_flash(hpriv, mmio);
1322
1323         tmp = readl(mmio + MV_GPIO_PORT_CTL);
1324         tmp &= 0x3;
1325         tmp |= (1 << 5) | (1 << 6);
1326         writel(tmp, mmio + MV_GPIO_PORT_CTL);
1327 }
1328
1329 /**
1330  *      mv6_reset_hc - Perform the 6xxx global soft reset
1331  *      @mmio: base address of the HBA
1332  *
1333  *      This routine only applies to 6xxx parts.
1334  *
1335  *      LOCKING:
1336  *      Inherited from caller.
1337  */
1338 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio)
1339 {
1340         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
1341         int i, rc = 0;
1342         u32 t;
1343
1344         /* Following procedure defined in PCI "main command and status
1345          * register" table.
1346          */
1347         t = readl(reg);
1348         writel(t | STOP_PCI_MASTER, reg);
1349
1350         for (i = 0; i < 1000; i++) {
1351                 udelay(1);
1352                 t = readl(reg);
1353                 if (PCI_MASTER_EMPTY & t) {
1354                         break;
1355                 }
1356         }
1357         if (!(PCI_MASTER_EMPTY & t)) {
1358                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
1359                 rc = 1;
1360                 goto done;
1361         }
1362
1363         /* set reset */
1364         i = 5;
1365         do {
1366                 writel(t | GLOB_SFT_RST, reg);
1367                 t = readl(reg);
1368                 udelay(1);
1369         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
1370
1371         if (!(GLOB_SFT_RST & t)) {
1372                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
1373                 rc = 1;
1374                 goto done;
1375         }
1376
1377         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
1378         i = 5;
1379         do {
1380                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
1381                 t = readl(reg);
1382                 udelay(1);
1383         } while ((GLOB_SFT_RST & t) && (i-- > 0));
1384
1385         if (GLOB_SFT_RST & t) {
1386                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
1387                 rc = 1;
1388         }
1389 done:
1390         return rc;
1391 }
1392
1393 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
1394                            void __iomem *mmio)
1395 {
1396         void __iomem *port_mmio;
1397         u32 tmp;
1398
1399         tmp = readl(mmio + MV_RESET_CFG);
1400         if ((tmp & (1 << 0)) == 0) {
1401                 hpriv->signal[idx].amps = 0x7 << 8;
1402                 hpriv->signal[idx].pre = 0x1 << 5;
1403                 return;
1404         }
1405
1406         port_mmio = mv_port_base(mmio, idx);
1407         tmp = readl(port_mmio + PHY_MODE2);
1408
1409         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
1410         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
1411 }
1412
1413 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1414 {
1415         writel(0x00000060, mmio + MV_GPIO_PORT_CTL);
1416 }
1417
1418 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *port_mmio,
1419                            unsigned int port)
1420 {
1421         u32 hp_flags = hpriv->hp_flags;
1422         int fix_phy_mode2 =
1423                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1424         int fix_phy_mode4 =
1425                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1426         u32 m2, tmp;
1427
1428         if (fix_phy_mode2) {
1429                 m2 = readl(port_mmio + PHY_MODE2);
1430                 m2 &= ~(1 << 16);
1431                 m2 |= (1 << 31);
1432                 writel(m2, port_mmio + PHY_MODE2);
1433
1434                 udelay(200);
1435
1436                 m2 = readl(port_mmio + PHY_MODE2);
1437                 m2 &= ~((1 << 16) | (1 << 31));
1438                 writel(m2, port_mmio + PHY_MODE2);
1439
1440                 udelay(200);
1441         }
1442
1443         /* who knows what this magic does */
1444         tmp = readl(port_mmio + PHY_MODE3);
1445         tmp &= ~0x7F800000;
1446         tmp |= 0x2A800000;
1447         writel(tmp, port_mmio + PHY_MODE3);
1448
1449         if (fix_phy_mode4) {
1450                 u32 m4;
1451
1452                 m4 = readl(port_mmio + PHY_MODE4);
1453
1454                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1455                         tmp = readl(port_mmio + 0x310);
1456
1457                 m4 = (m4 & ~(1 << 1)) | (1 << 0);
1458
1459                 writel(m4, port_mmio + PHY_MODE4);
1460
1461                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1462                         writel(tmp, port_mmio + 0x310);
1463         }
1464
1465         /* Revert values of pre-emphasis and signal amps to the saved ones */
1466         m2 = readl(port_mmio + PHY_MODE2);
1467
1468         m2 &= ~MV_M2_PREAMP_MASK;
1469         m2 |= hpriv->signal[port].amps;
1470         m2 |= hpriv->signal[port].pre;
1471         m2 &= ~(1 << 16);
1472
1473         writel(m2, port_mmio + PHY_MODE2);
1474 }
1475
1476 /**
1477  *      mv_phy_reset - Perform eDMA reset followed by COMRESET
1478  *      @ap: ATA channel to manipulate
1479  *
1480  *      Part of this is taken from __sata_phy_reset and modified to
1481  *      not sleep since this routine gets called from interrupt level.
1482  *
1483  *      LOCKING:
1484  *      Inherited from caller.  This is coded to safe to call at
1485  *      interrupt level, i.e. it does not sleep.
1486  */
1487 static void mv_phy_reset(struct ata_port *ap)
1488 {
1489         struct mv_port_priv *pp = ap->private_data;
1490         struct mv_host_priv *hpriv = ap->host_set->private_data;
1491         void __iomem *port_mmio = mv_ap_base(ap);
1492         struct ata_taskfile tf;
1493         struct ata_device *dev = &ap->device[0];
1494         unsigned long timeout;
1495
1496         VPRINTK("ENTER, port %u, mmio 0x%p\n", ap->port_no, port_mmio);
1497
1498         mv_stop_dma(ap);
1499
1500         writelfl(ATA_RST, port_mmio + EDMA_CMD_OFS);
1501
1502         if (IS_60XX(hpriv)) {
1503                 u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
1504                 ifctl |= (1 << 12) | (1 << 7);
1505                 writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
1506         }
1507
1508         udelay(25);             /* allow reset propagation */
1509
1510         /* Spec never mentions clearing the bit.  Marvell's driver does
1511          * clear the bit, however.
1512          */
1513         writelfl(0, port_mmio + EDMA_CMD_OFS);
1514
1515         hpriv->ops->phy_errata(hpriv, port_mmio, ap->port_no);
1516
1517         DPRINTK("S-regs after ATA_RST: SStat 0x%08x SErr 0x%08x "
1518                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1519                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1520
1521         /* proceed to init communications via the scr_control reg */
1522         scr_write_flush(ap, SCR_CONTROL, 0x301);
1523         mdelay(1);
1524         scr_write_flush(ap, SCR_CONTROL, 0x300);
1525         timeout = jiffies + (HZ * 1);
1526         do {
1527                 mdelay(10);
1528                 if ((scr_read(ap, SCR_STATUS) & 0xf) != 1)
1529                         break;
1530         } while (time_before(jiffies, timeout));
1531
1532         mv_scr_write(ap, SCR_ERROR, mv_scr_read(ap, SCR_ERROR));
1533
1534         DPRINTK("S-regs after PHY wake: SStat 0x%08x SErr 0x%08x "
1535                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1536                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1537
1538         if (sata_dev_present(ap)) {
1539                 ata_port_probe(ap);
1540         } else {
1541                 printk(KERN_INFO "ata%u: no device found (phy stat %08x)\n",
1542                        ap->id, scr_read(ap, SCR_STATUS));
1543                 ata_port_disable(ap);
1544                 return;
1545         }
1546         ap->cbl = ATA_CBL_SATA;
1547
1548         tf.lbah = readb((void __iomem *) ap->ioaddr.lbah_addr);
1549         tf.lbam = readb((void __iomem *) ap->ioaddr.lbam_addr);
1550         tf.lbal = readb((void __iomem *) ap->ioaddr.lbal_addr);
1551         tf.nsect = readb((void __iomem *) ap->ioaddr.nsect_addr);
1552
1553         dev->class = ata_dev_classify(&tf);
1554         if (!ata_dev_present(dev)) {
1555                 VPRINTK("Port disabled post-sig: No device present.\n");
1556                 ata_port_disable(ap);
1557         }
1558
1559         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1560
1561         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1562
1563         VPRINTK("EXIT\n");
1564 }
1565
1566 /**
1567  *      mv_eng_timeout - Routine called by libata when SCSI times out I/O
1568  *      @ap: ATA channel to manipulate
1569  *
1570  *      Intent is to clear all pending error conditions, reset the
1571  *      chip/bus, fail the command, and move on.
1572  *
1573  *      LOCKING:
1574  *      This routine holds the host_set lock while failing the command.
1575  */
1576 static void mv_eng_timeout(struct ata_port *ap)
1577 {
1578         struct ata_queued_cmd *qc;
1579         unsigned long flags;
1580
1581         printk(KERN_ERR "ata%u: Entering mv_eng_timeout\n",ap->id);
1582         DPRINTK("All regs @ start of eng_timeout\n");
1583         mv_dump_all_regs(ap->host_set->mmio_base, ap->port_no,
1584                          to_pci_dev(ap->host_set->dev));
1585
1586         qc = ata_qc_from_tag(ap, ap->active_tag);
1587         printk(KERN_ERR "mmio_base %p ap %p qc %p scsi_cmnd %p &cmnd %p\n",
1588                ap->host_set->mmio_base, ap, qc, qc->scsicmd,
1589                &qc->scsicmd->cmnd);
1590
1591         mv_err_intr(ap);
1592         mv_phy_reset(ap);
1593
1594         if (!qc) {
1595                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
1596                        ap->id);
1597         } else {
1598                 /* hack alert!  We cannot use the supplied completion
1599                  * function from inside the ->eh_strategy_handler() thread.
1600                  * libata is the only user of ->eh_strategy_handler() in
1601                  * any kernel, so the default scsi_done() assumes it is
1602                  * not being called from the SCSI EH.
1603                  */
1604                 spin_lock_irqsave(&ap->host_set->lock, flags);
1605                 qc->scsidone = scsi_finish_command;
1606                 ata_qc_complete(qc, AC_ERR_OTHER);
1607                 spin_unlock_irqrestore(&ap->host_set->lock, flags);
1608         }
1609 }
1610
1611 /**
1612  *      mv_port_init - Perform some early initialization on a single port.
1613  *      @port: libata data structure storing shadow register addresses
1614  *      @port_mmio: base address of the port
1615  *
1616  *      Initialize shadow register mmio addresses, clear outstanding
1617  *      interrupts on the port, and unmask interrupts for the future
1618  *      start of the port.
1619  *
1620  *      LOCKING:
1621  *      Inherited from caller.
1622  */
1623 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
1624 {
1625         unsigned long shd_base = (unsigned long) port_mmio + SHD_BLK_OFS;
1626         unsigned serr_ofs;
1627
1628         /* PIO related setup
1629          */
1630         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
1631         port->error_addr =
1632                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
1633         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
1634         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
1635         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
1636         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
1637         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
1638         port->status_addr =
1639                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
1640         /* special case: control/altstatus doesn't have ATA_REG_ address */
1641         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
1642
1643         /* unused: */
1644         port->cmd_addr = port->bmdma_addr = port->scr_addr = 0;
1645
1646         /* Clear any currently outstanding port interrupt conditions */
1647         serr_ofs = mv_scr_offset(SCR_ERROR);
1648         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
1649         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1650
1651         /* unmask all EDMA error interrupts */
1652         writelfl(~0, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
1653
1654         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
1655                 readl(port_mmio + EDMA_CFG_OFS),
1656                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
1657                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
1658 }
1659
1660 static int mv_chip_id(struct pci_dev *pdev, struct mv_host_priv *hpriv,
1661                       unsigned int board_idx)
1662 {
1663         u8 rev_id;
1664         u32 hp_flags = hpriv->hp_flags;
1665
1666         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1667
1668         switch(board_idx) {
1669         case chip_5080:
1670                 hpriv->ops = &mv5xxx_ops;
1671                 hp_flags |= MV_HP_50XX;
1672
1673                 switch (rev_id) {
1674                 case 0x1:
1675                         hp_flags |= MV_HP_ERRATA_50XXB0;
1676                         break;
1677                 case 0x3:
1678                         hp_flags |= MV_HP_ERRATA_50XXB2;
1679                         break;
1680                 default:
1681                         dev_printk(KERN_WARNING, &pdev->dev,
1682                            "Applying 50XXB2 workarounds to unknown rev\n");
1683                         hp_flags |= MV_HP_ERRATA_50XXB2;
1684                         break;
1685                 }
1686                 break;
1687
1688         case chip_504x:
1689         case chip_508x:
1690                 hpriv->ops = &mv5xxx_ops;
1691                 hp_flags |= MV_HP_50XX;
1692
1693                 switch (rev_id) {
1694                 case 0x0:
1695                         hp_flags |= MV_HP_ERRATA_50XXB0;
1696                         break;
1697                 case 0x3:
1698                         hp_flags |= MV_HP_ERRATA_50XXB2;
1699                         break;
1700                 default:
1701                         dev_printk(KERN_WARNING, &pdev->dev,
1702                            "Applying B2 workarounds to unknown rev\n");
1703                         hp_flags |= MV_HP_ERRATA_50XXB2;
1704                         break;
1705                 }
1706                 break;
1707
1708         case chip_604x:
1709         case chip_608x:
1710                 hpriv->ops = &mv6xxx_ops;
1711
1712                 switch (rev_id) {
1713                 case 0x7:
1714                         hp_flags |= MV_HP_ERRATA_60X1B2;
1715                         break;
1716                 case 0x9:
1717                         hp_flags |= MV_HP_ERRATA_60X1C0;
1718                         break;
1719                 default:
1720                         dev_printk(KERN_WARNING, &pdev->dev,
1721                                    "Applying B2 workarounds to unknown rev\n");
1722                         hp_flags |= MV_HP_ERRATA_60X1B2;
1723                         break;
1724                 }
1725                 break;
1726
1727         default:
1728                 printk(KERN_ERR DRV_NAME ": BUG: invalid board index %u\n", board_idx);
1729                 return 1;
1730         }
1731
1732         hpriv->hp_flags = hp_flags;
1733
1734         return 0;
1735 }
1736
1737 /**
1738  *      mv_init_host - Perform some early initialization of the host.
1739  *      @pdev: host PCI device
1740  *      @probe_ent: early data struct representing the host
1741  *
1742  *      If possible, do an early global reset of the host.  Then do
1743  *      our port init and clear/unmask all/relevant host interrupts.
1744  *
1745  *      LOCKING:
1746  *      Inherited from caller.
1747  */
1748 static int mv_init_host(struct pci_dev *pdev, struct ata_probe_ent *probe_ent,
1749                         unsigned int board_idx)
1750 {
1751         int rc = 0, n_hc, port, hc;
1752         void __iomem *mmio = probe_ent->mmio_base;
1753         struct mv_host_priv *hpriv = probe_ent->private_data;
1754
1755         /* global interrupt mask */
1756         writel(0, mmio + HC_MAIN_IRQ_MASK_OFS);
1757
1758         rc = mv_chip_id(pdev, hpriv, board_idx);
1759         if (rc)
1760                 goto done;
1761
1762         n_hc = mv_get_hc_count(probe_ent->host_flags);
1763         probe_ent->n_ports = MV_PORTS_PER_HC * n_hc;
1764
1765         for (port = 0; port < probe_ent->n_ports; port++)
1766                 hpriv->ops->read_preamp(hpriv, port, mmio);
1767
1768         rc = hpriv->ops->reset_hc(hpriv, mmio);
1769         if (rc)
1770                 goto done;
1771
1772         hpriv->ops->reset_flash(hpriv, mmio);
1773         hpriv->ops->reset_bus(pdev, mmio);
1774         hpriv->ops->enable_leds(hpriv, mmio);
1775
1776         for (port = 0; port < probe_ent->n_ports; port++) {
1777                 void __iomem *port_mmio = mv_port_base(mmio, port);
1778
1779                 if (IS_60XX(hpriv)) {
1780                         u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
1781                         ifctl |= (1 << 12);
1782                         writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
1783                 }
1784
1785                 hpriv->ops->phy_errata(hpriv, port_mmio, port);
1786         }
1787
1788         for (port = 0; port < probe_ent->n_ports; port++) {
1789                 void __iomem *port_mmio = mv_port_base(mmio, port);
1790                 mv_port_init(&probe_ent->port[port], port_mmio);
1791         }
1792
1793         for (hc = 0; hc < n_hc; hc++) {
1794                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1795
1796                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
1797                         "(before clear)=0x%08x\n", hc,
1798                         readl(hc_mmio + HC_CFG_OFS),
1799                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
1800
1801                 /* Clear any currently outstanding hc interrupt conditions */
1802                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
1803         }
1804
1805         /* Clear any currently outstanding host interrupt conditions */
1806         writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1807
1808         /* and unmask interrupt generation for host regs */
1809         writelfl(PCI_UNMASK_ALL_IRQS, mmio + PCI_IRQ_MASK_OFS);
1810         writelfl(~HC_MAIN_MASKED_IRQS, mmio + HC_MAIN_IRQ_MASK_OFS);
1811
1812         VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x "
1813                 "PCI int cause/mask=0x%08x/0x%08x\n",
1814                 readl(mmio + HC_MAIN_IRQ_CAUSE_OFS),
1815                 readl(mmio + HC_MAIN_IRQ_MASK_OFS),
1816                 readl(mmio + PCI_IRQ_CAUSE_OFS),
1817                 readl(mmio + PCI_IRQ_MASK_OFS));
1818
1819 done:
1820         return rc;
1821 }
1822
1823 /**
1824  *      mv_print_info - Dump key info to kernel log for perusal.
1825  *      @probe_ent: early data struct representing the host
1826  *
1827  *      FIXME: complete this.
1828  *
1829  *      LOCKING:
1830  *      Inherited from caller.
1831  */
1832 static void mv_print_info(struct ata_probe_ent *probe_ent)
1833 {
1834         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1835         struct mv_host_priv *hpriv = probe_ent->private_data;
1836         u8 rev_id, scc;
1837         const char *scc_s;
1838
1839         /* Use this to determine the HW stepping of the chip so we know
1840          * what errata to workaround
1841          */
1842         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1843
1844         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
1845         if (scc == 0)
1846                 scc_s = "SCSI";
1847         else if (scc == 0x01)
1848                 scc_s = "RAID";
1849         else
1850                 scc_s = "unknown";
1851
1852         dev_printk(KERN_INFO, &pdev->dev,
1853                "%u slots %u ports %s mode IRQ via %s\n",
1854                (unsigned)MV_MAX_Q_DEPTH, probe_ent->n_ports,
1855                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
1856 }
1857
1858 /**
1859  *      mv_init_one - handle a positive probe of a Marvell host
1860  *      @pdev: PCI device found
1861  *      @ent: PCI device ID entry for the matched host
1862  *
1863  *      LOCKING:
1864  *      Inherited from caller.
1865  */
1866 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
1867 {
1868         static int printed_version = 0;
1869         struct ata_probe_ent *probe_ent = NULL;
1870         struct mv_host_priv *hpriv;
1871         unsigned int board_idx = (unsigned int)ent->driver_data;
1872         void __iomem *mmio_base;
1873         int pci_dev_busy = 0, rc;
1874
1875         if (!printed_version++)
1876                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
1877
1878         rc = pci_enable_device(pdev);
1879         if (rc) {
1880                 return rc;
1881         }
1882
1883         rc = pci_request_regions(pdev, DRV_NAME);
1884         if (rc) {
1885                 pci_dev_busy = 1;
1886                 goto err_out;
1887         }
1888
1889         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1890         if (probe_ent == NULL) {
1891                 rc = -ENOMEM;
1892                 goto err_out_regions;
1893         }
1894
1895         memset(probe_ent, 0, sizeof(*probe_ent));
1896         probe_ent->dev = pci_dev_to_dev(pdev);
1897         INIT_LIST_HEAD(&probe_ent->node);
1898
1899         mmio_base = pci_iomap(pdev, MV_PRIMARY_BAR, 0);
1900         if (mmio_base == NULL) {
1901                 rc = -ENOMEM;
1902                 goto err_out_free_ent;
1903         }
1904
1905         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1906         if (!hpriv) {
1907                 rc = -ENOMEM;
1908                 goto err_out_iounmap;
1909         }
1910         memset(hpriv, 0, sizeof(*hpriv));
1911
1912         probe_ent->sht = mv_port_info[board_idx].sht;
1913         probe_ent->host_flags = mv_port_info[board_idx].host_flags;
1914         probe_ent->pio_mask = mv_port_info[board_idx].pio_mask;
1915         probe_ent->udma_mask = mv_port_info[board_idx].udma_mask;
1916         probe_ent->port_ops = mv_port_info[board_idx].port_ops;
1917
1918         probe_ent->irq = pdev->irq;
1919         probe_ent->irq_flags = SA_SHIRQ;
1920         probe_ent->mmio_base = mmio_base;
1921         probe_ent->private_data = hpriv;
1922
1923         /* initialize adapter */
1924         rc = mv_init_host(pdev, probe_ent, board_idx);
1925         if (rc) {
1926                 goto err_out_hpriv;
1927         }
1928
1929         /* Enable interrupts */
1930         if (pci_enable_msi(pdev) == 0) {
1931                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
1932         } else {
1933                 pci_intx(pdev, 1);
1934         }
1935
1936         mv_dump_pci_cfg(pdev, 0x68);
1937         mv_print_info(probe_ent);
1938
1939         if (ata_device_add(probe_ent) == 0) {
1940                 rc = -ENODEV;           /* No devices discovered */
1941                 goto err_out_dev_add;
1942         }
1943
1944         kfree(probe_ent);
1945         return 0;
1946
1947 err_out_dev_add:
1948         if (MV_HP_FLAG_MSI & hpriv->hp_flags) {
1949                 pci_disable_msi(pdev);
1950         } else {
1951                 pci_intx(pdev, 0);
1952         }
1953 err_out_hpriv:
1954         kfree(hpriv);
1955 err_out_iounmap:
1956         pci_iounmap(pdev, mmio_base);
1957 err_out_free_ent:
1958         kfree(probe_ent);
1959 err_out_regions:
1960         pci_release_regions(pdev);
1961 err_out:
1962         if (!pci_dev_busy) {
1963                 pci_disable_device(pdev);
1964         }
1965
1966         return rc;
1967 }
1968
1969 static int __init mv_init(void)
1970 {
1971         return pci_module_init(&mv_pci_driver);
1972 }
1973
1974 static void __exit mv_exit(void)
1975 {
1976         pci_unregister_driver(&mv_pci_driver);
1977 }
1978
1979 MODULE_AUTHOR("Brett Russ");
1980 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
1981 MODULE_LICENSE("GPL");
1982 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
1983 MODULE_VERSION(DRV_VERSION);
1984
1985 module_init(mv_init);
1986 module_exit(mv_exit);